VHDL數(shù)字秒表

1、數(shù)字秒表一 設(shè)計(jì)任務(wù) 設(shè)計(jì)用于體育比賽的數(shù)字秒表，要求： 1.計(jì)時(shí)精度大于1/1000秒，計(jì)時(shí)器能顯示1/1000秒的時(shí)間，提供給計(jì)時(shí)器內(nèi)部定時(shí)器的時(shí)鐘頻率為10MHz；計(jì)時(shí)器的最長計(jì)時(shí)時(shí)間為1小時(shí)，為此需要一個(gè)7位的顯示器，顯示的最長時(shí)間為59分59.999秒。 2.設(shè)計(jì)復(fù)位和起/停開關(guān)。 （1）復(fù)位開關(guān)用來使計(jì)時(shí)器清零，并做好計(jì)時(shí)準(zhǔn)備。 （2）起/停開關(guān)的使用方法與傳統(tǒng)的機(jī)械式計(jì)時(shí)器相同，即按一下起/停開關(guān)，啟動(dòng)計(jì)時(shí)器開始計(jì)時(shí)，再按一下起/停開關(guān)時(shí)終止。 （3）復(fù)位開關(guān)可以在任何情況下使用，即使在計(jì)時(shí)過程中，只要按一下復(fù)位開關(guān)，計(jì)時(shí)器進(jìn)程立即終止，并對(duì)計(jì)時(shí)器清零。二 方案選擇與設(shè)計(jì) 方案選

2、擇 利用VHDL語言進(jìn)行數(shù)字秒表設(shè)計(jì)有多種方法?？梢岳迷Z句將各模塊聯(lián)系起來，也可以使用原理圖的方法實(shí)現(xiàn)此功能，考慮到此次設(shè)計(jì)中端口眾多，使用例化語句繁瑣易錯(cuò)，因此采用了條理清晰的繪制原理圖的方法生成頂層文件，實(shí)現(xiàn)數(shù)字秒表功能。 根據(jù)上述設(shè)計(jì)要求，可以預(yù)先設(shè)計(jì)若干個(gè)不同進(jìn)制的計(jì)數(shù)器單元模塊，然后將其進(jìn)行例化組合來得到數(shù)字秒表系統(tǒng)。要滿足數(shù)字秒表的精度，首先要獲得精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里的系統(tǒng)精度要求為0.001秒，因此必須設(shè)置周期為0.001秒的時(shí)鐘脈沖。0.001秒、0.01秒、0.1秒、秒、分等計(jì)時(shí)單位之間的進(jìn)位轉(zhuǎn)換可以通過不同進(jìn)制的計(jì)數(shù)器實(shí)現(xiàn)。  設(shè)置十進(jìn)制計(jì)數(shù)器和六進(jìn)

3、制計(jì)數(shù)器，每位計(jì)數(shù)器均能輸出相應(yīng)計(jì)時(shí)單位計(jì)數(shù)結(jié)果，其中，十進(jìn)制計(jì)數(shù)器可以實(shí)現(xiàn)0.01秒、0.1秒、秒、分為單位的計(jì)數(shù)，六進(jìn)制計(jì)數(shù)器可以實(shí)現(xiàn)以10秒、10分為單位的計(jì)數(shù)。把各級(jí)計(jì)數(shù)器級(jí)聯(lián)，即可同時(shí)顯示0.001秒、0.01秒、0.1秒、秒、分鐘。  級(jí)聯(lián)可分為串行進(jìn)位方式和并行進(jìn)位方式。在串行進(jìn)位方式中，以低位片的進(jìn)位輸出信號(hào)作為高位片的時(shí)鐘輸入信號(hào)。在并行進(jìn)位方式中，以低位片的進(jìn)位輸出信號(hào)作為高位片的工作狀態(tài)信號(hào)（計(jì)數(shù)的使能信號(hào)EN），兩片的CLK端同時(shí)接計(jì)數(shù)輸入信號(hào)。 具體思路： 通過分頻器將10M晶振所提供的信號(hào)進(jìn)行10000分頻，生成脈沖作為計(jì)時(shí)信號(hào)，經(jīng)計(jì)數(shù)器累加計(jì)數(shù)實(shí)現(xiàn)數(shù)字秒

4、表計(jì)數(shù)的功能。設(shè)計(jì)采用七位LED數(shù)碼管顯示分、秒，需要5個(gè)10計(jì)數(shù)器和2個(gè)6計(jì)數(shù)器。使用按鍵開關(guān)可實(shí)現(xiàn)開始/結(jié)束計(jì)時(shí)操作以及復(fù)位清零操作。 設(shè)計(jì) 整個(gè)系統(tǒng)設(shè)計(jì)是采用自頂向下分析，自底向上設(shè)計(jì)。將數(shù)字秒表系統(tǒng)的整體分解為各個(gè)模塊電路。 1.頂層電路設(shè)計(jì) 在頂層設(shè)計(jì)中，要對(duì)內(nèi)部分各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行描述，而功能塊實(shí)際的邏輯功能和具體的實(shí)現(xiàn)形式則由下一層模塊來描述。 數(shù)字秒表原理圖頂層電路圖 根據(jù)數(shù)字秒表的原理圖來進(jìn)行頂層文件的設(shè)計(jì)。此次設(shè)計(jì)中使用了總線，從而簡化了頂層電路圖的繪制。 2 時(shí)鐘分頻電路模塊 在基于EDA技術(shù)的數(shù)字電路系統(tǒng)設(shè)計(jì)中，分頻電路應(yīng)用十分廣泛。常常用分頻電路來

5、得到數(shù)字系統(tǒng)中各種不同頻率的控制信號(hào)。所謂分頻電路，就是將一個(gè)給定的頻率較高的數(shù)字輸入信號(hào)經(jīng)過適當(dāng)處理后，產(chǎn)生一個(gè)或數(shù)個(gè)頻率較低的數(shù)字輸出信號(hào)。 本設(shè)計(jì)需要一個(gè)計(jì)時(shí)范圍為0.001s59分59.999秒的秒表，首先輸入一個(gè)頻率為10MHZ時(shí)鐘信號(hào)源，由CLK輸入，經(jīng)其進(jìn)行10000分頻后獲得一個(gè)比較精確的1000Hz計(jì)時(shí)脈沖，即周期為1/1000秒的計(jì)時(shí)脈沖，由CLR_CNT輸出。分頻器符號(hào) 3 十進(jìn)制計(jì)數(shù)控制模塊 計(jì)數(shù)是一種最簡單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能。 此次設(shè)計(jì)中為程序方便沒

6、有將按鍵控制功能單獨(dú)設(shè)為一個(gè)模塊，而是將其添加到了普通十進(jìn)制計(jì)數(shù)器程序中，將兩者綜合生成十進(jìn)制計(jì)數(shù)控制模塊。十進(jìn)制計(jì)數(shù)控制模塊符號(hào)CLK為時(shí)鐘信號(hào)輸入端、RST為復(fù)位信號(hào)輸入端、 EN為使能控制信號(hào)輸入端、 DOUT3.0為十進(jìn)制計(jì)數(shù)數(shù)據(jù)輸出端、 COUT為進(jìn)位信號(hào)輸出端。 4 六進(jìn)制計(jì)數(shù)控制模塊 六進(jìn)制計(jì)數(shù)器與十進(jìn)制計(jì)數(shù)器類似，同樣此處為程序方便沒有將按鍵控制功能單獨(dú)設(shè)為一個(gè)模塊，而是將其添加到了普通六進(jìn)制計(jì)數(shù)器程序中，將兩者綜合生成六進(jìn)制計(jì)數(shù)控制模塊。六進(jìn)制計(jì)數(shù)控制模塊符號(hào) CLK為時(shí)鐘信號(hào)輸入端、RST為復(fù)位信號(hào)輸入端、 EN為使能控制信號(hào)輸入端、 DOUT3.0為六進(jìn)制計(jì)數(shù)數(shù)據(jù)輸出端、

7、 COUT為進(jìn)位信號(hào)輸出端。三 軟件設(shè)計(jì)與仿真3.1時(shí)鐘分頻電路模塊 程序library ieee;use ieee.std_logic_1164.all;entity CLKGEN isport(clki:in std_logic; clko:out std_logic); end CLKGEN;architecture behav of CLKGEN issignal q:integer range 0 to 9999;begin process(clki,q)beginif clki'event and clki = '1' thenq<=q+1;end i

8、f;if q = 1 thenclko <= '0'elseclko <= '1'end if;end process;end behav; 時(shí)鐘分頻電路模塊仿真時(shí)鐘分頻電路模塊仿真結(jié)果3.2六進(jìn)制計(jì)數(shù)控制模塊 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT( CLK,RST,EN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT

9、 STD_LOGIC );END CNT6;ARCHITECTURE behav OF CNT6 ISBEGIN PROCESS (CLK,RST,EN)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST = '1' THEN Q := (OTHERS=>'0');ELSIF CLK'EVENT AND CLK = '1' THENIF EN = '1' THENIF Q<5 THEN Q := Q + 1;ELSE Q := (OTHERS=>&

10、#39;0');END IF;ELSE Q := Q ;END IF;END IF;IF Q = "0101" THEN COUT <= '0'ELSE COUT <= '1'END IF;DOUT<= Q ;END PROCESS;END behav; 六進(jìn)制計(jì)數(shù)控制模塊仿真六進(jìn)制計(jì)數(shù)控制模塊仿真結(jié)果3.3十進(jìn)制計(jì)數(shù)控制模塊 程序ENTITY CNT10 IS PORT( CLK,RST,EN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT :

11、 OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS (CLK,RST,EN)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST = '1' THEN Q := (OTHERS=>'0');ELSIF CLK'EVENT AND CLK = '1' THENIF EN = '1' THENIF Q<9 THEN Q := Q + 1;ELSE Q := (OTHERS=>'0');END