杭電計算機組成原理存儲器設計實驗

1、精選優(yōu)質文檔-傾情為你奉上杭州電子科技大學計算機學院實驗報告專心-專注-專業(yè)課程名稱：計算機組成原理 實驗項目：存儲器設計實驗 指導教師： 實驗位置：5 姓 名： 班 級： 學 號： 日 期：2015年5月15日 實驗目的（1） 學習和使用Verlilog HDL 進行和思緒電路的設計方法（2） 學習在ISE中設計生產Memory IP 核的方法（3） 學習存儲器的結構及讀寫原理，掌握儲存器的設計方法實驗環(huán)境ISE Design Suite 14.6Digilent Adept Nexys3實驗板實驗內容（算法、程序、步驟和方法）(1) 生成Mempry IP 核的產生步驟1) 新建關聯(lián)文檔

2、*.coe 初始化文件操作2) 新建一個Memory IP 內核3) Memory IP 內核的參數(shù)設置4) 調用RAM_B 存儲模塊(2) 編寫一個實驗驗證的的頂層模塊，調用生成的存儲器模塊(3) 配置管腳產生* .bit文件 頂層模塊：module Test_RAM_B(Mem_Addr,C,Mem_Write,Clk,LED); input 7:2Mem_Addr; input 1:0C; input Mem_Write,Clk; output reg 7:0LED; wire 31:0M_R_Data; reg 31:0M_W_Data; RAM_B ram( .clka(Clk),

3、.wea(Mem_Write), .addra(Mem_Addr7:2), .dina(M_W_Data), .douta(M_R_Data) );always(*)begin LED=0; M_W_Data=0; if(!Mem_Write) begin case(C) 2b00:LED=M_R_Data7:0;2b01:LED=M_R_Data15:8;2b10:LED=M_R_Data23:16;2b11:LED=M_R_Data31:24; endcase end else begin case(C) 2b00:M_W_Data=32h0002_0003;2b01:M_W_Data=3

4、2h0002_0603;2b10:M_W_Data=32h1234_5678;2b11:M_W_Data=32hffff_ffff; endcase endendendmodule（接上）實驗內容（算法、程序、步驟和方法）配置管腳:NET C0 LOC = T10;NET C1 LOC = T9;NET Clk LOC = C9;NET LED0 LOC = U16;NET LED1 LOC = V16;NET LED2 LOC = U15;NET LED3 LOC = V15;NET LED4 LOC = M11;NET LED5 LOC = N11;NET LED6 LOC = R11;N

5、ET LED7 LOC = T11;NET Mem_Addr2 LOC = V9;NET Mem_Addr3 LOC = M8;NET Mem_Addr4 LOC = N8;NET Mem_Addr5 LOC = U8;NET Mem_Addr6 LOC = V8;NET Mem_Addr7 LOC = T5;NET Mem_Write LOC = B8;數(shù)據(jù)記錄和計算實驗仿真結果結論（結果）本實驗的結果正確,根據(jù)自己寫的coe文件中存儲的數(shù)據(jù)進行操作,和實驗四有很多的相似處,只是進行簡單的讀寫的操作,實驗的結果正確.能夠根據(jù)操作,lED燈顯示具體的數(shù)據(jù).試驗心得與小結本實驗和實驗四比較來說的話,更為簡單,利用IP核中儲存數(shù)據(jù),我們就可以通過其中存儲的數(shù)據(jù)進行操作,代碼也是比較的簡單,我們直接調用IP