籃球比賽數(shù)字記分牌的設(shè)計(jì)方案

1、設(shè)計(jì)題目籃球比賽記分牌設(shè)計(jì)要求 用PLD器件EP1K10TC100-3及7段譯碼顯示數(shù)碼管，設(shè)計(jì)一個(gè)籃球比賽記分牌，具體要求如下：1、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分；2、 記分牌要具有糾錯(cuò)功能，能減1分、2分功能；3、 利用3個(gè)譯碼顯示管輸出比賽的分；設(shè)計(jì)過(guò)程(包括:設(shè)計(jì)方案上機(jī)設(shè)計(jì)與仿真結(jié)果硬件實(shí)驗(yàn)方案，及實(shí)驗(yàn)結(jié)果收獲和體會(huì)) EDA技術(shù)以硬件描述語(yǔ)言來(lái)描述系統(tǒng)級(jí)設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法，并支持系統(tǒng)仿真和高層綜合。VHDL語(yǔ)言具有具有很強(qiáng)的行為描述能力和多層次描述硬件功能的能力，是系統(tǒng)設(shè)計(jì)領(lǐng)域中使用最多的硬件描述語(yǔ)言之一；具有標(biāo)準(zhǔn)、規(guī)范等優(yōu)勢(shì)，能在設(shè)計(jì)的各個(gè)階段

2、對(duì)電路系統(tǒng)進(jìn)行仿真和模擬，使設(shè)計(jì)者在系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能，極大的減少了可能發(fā)生的錯(cuò)誤，減少了開(kāi)發(fā)成本。設(shè)計(jì)方案： 利用一個(gè)D觸發(fā)器，3個(gè)4位二進(jìn)制全加器，一個(gè)二選一數(shù)據(jù)選擇器，3個(gè)七段譯碼顯示管組成電路，此電路具有加減、復(fù)位、顯示等功能。能夠滿(mǎn)足比賽的實(shí)際要求。評(píng)定成績(jī)指導(dǎo)教師評(píng)語(yǔ)課程設(shè)計(jì)等級(jí)目 錄1 課程設(shè)計(jì)題目?jī)?nèi)容與要求1.1 設(shè)計(jì)內(nèi)容1.2 具體要求2系統(tǒng)設(shè)計(jì)2.1 設(shè)計(jì)思路2.2 系統(tǒng)原理3 系統(tǒng)實(shí)現(xiàn)4 系統(tǒng)仿真5硬件驗(yàn)證(操作)說(shuō)明6 總結(jié)7參考書(shū)目一、 課程設(shè)計(jì)題目、內(nèi)容與要求1.1課程設(shè)計(jì)的題目：籃球比賽記分牌1.2課程設(shè)計(jì)內(nèi)容：1、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分

3、，罰球進(jìn)的1分，進(jìn)球的2分；2、 記分牌要具有糾錯(cuò)功能，能減1分、2分功能；3、 利用3個(gè)譯碼顯示管輸出比賽的分；二、 系統(tǒng)設(shè)計(jì)2.1設(shè)計(jì)思路：籃球比賽記分牌是記錄兩隊(duì)比賽的得分情況，并能夠進(jìn)行糾錯(cuò)功能；根據(jù)系統(tǒng)設(shè)計(jì)的要求，籃球記分牌的電路原理框圖如下：2.2 系統(tǒng)原理與設(shè)計(jì)說(shuō)明系統(tǒng)各個(gè)模塊的功能如下：1、D觸發(fā)器電路模塊實(shí)現(xiàn)翻轉(zhuǎn)功能當(dāng)出錯(cuò)時(shí)，輸出為1，使電路回到上一個(gè)正確的狀態(tài)。2、4為二進(jìn)制全加器電路模塊實(shí)現(xiàn)加法計(jì)數(shù)功能。3、移位寄存器電路模塊保存比賽兩隊(duì)得分情況的4個(gè)相鄰狀態(tài)，出錯(cuò)時(shí)將調(diào)用上一個(gè)正確狀態(tài)。4、二選一數(shù)據(jù)選擇器電路模塊 用來(lái)控制移位寄存器5、 LED數(shù)碼管驅(qū)動(dòng)電路模塊三、系

4、統(tǒng)實(shí)現(xiàn)各模塊電路的源程序如下：1、D觸發(fā)器電路模塊及程序：set輸入(Q=1)，清零應(yīng)該可以用復(fù)位鍵reset吧(Q=0)。 library ieee; use ieee.std_logic_1164.all; entity sync_rsdff is port(d,clk : in std_logic; set : in std_logic; reset: in std_logic; q,qb : out std_logic); end sync_rsdff; architecture rtl_arc of sync_rsdff isbegin process(clk) begin if (

5、clk'event and clk='1') then if(set='0' and reset='1') then q<='1' qb<='0' elsif (set='1' and reset='0') then q<='0' qb<='1' else q<=d; qb<=not d; end if; end if;end process; end rtl_arc;2、 移位寄存器模塊電路及程序：libr

6、ary IEEE;use IEEE.std_logic_1164.all;entity shft_reg isport (DIR : in std_logic;CLK : in std_logic;CLR : in std_logic;SET : in std_logic;CE : in std_logic;LOAD : in std_logic;SI : in std_logic;DATA : in std_logic_vector(3 downto 0);data_out : out std_logic_vector(3 downto 0);end shft_reg;architectur

7、e shft_reg_arch of shft_reg issignal TEMP_data_out : std_logic_vector(3 downto 0);beginprocess(CLK)beginif rising_edge(CLK) thenif CE = '1' thenif CLR = '1' thenTEMP_data_out <= "0000"elsif SET = '1' thenTEMP_data_out <= "1111"elsif LOAD = '1'

8、; thenTEMP_data_out <= DATA;elseif DIR = '1' thenTEMP_data_out <= SI & TEMP_data_out(3 downto 1);elseTEMP_data_out <= TEMP_data_out(2 downto 0) & SI;end if;end if;end if;end if;end process;data_out <= TEMP_data_out;end architecture;3、二選一數(shù)據(jù)選擇器電路模塊及程序：entity mux isport(do,d

9、1:in bit;sel:in bit;q:out bit);end mux;architecture a of mux is beginq<=(do and sel)or(not sel and d1);end a;4、加法計(jì)數(shù)器的電路模塊及程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY add4 IS PORT(a1,a2,a3,a4:IN STD_LOGIC; b1,b2,b3,b4:IN STD_LOGIC; sum1,sum2,sum3,sum4:OUT STD_LOGIC; cout4:OUT STD_LOGIC);END

10、 add4;ARCHITECTURE add_arc OF add4 ISSIGNAL cout1,cout2,cout3:STD_LOGIC;COMPONENT halfadd PORT(a,b:IN STD_LOGIC; sum,hcarry:OUT STD_LOGIC);END COMPONENT;COMPONENT fulladd PORT(in1,in2,cin:STD_LOGIC; fsum,fcarry:OUT STD_LOGIC);END COMPONENT;BEGINu1:halfadd PORT MAP(a=>a1,b=>b1,sum=>sum1,hcar

11、ry=>cout1);u2:fulladd PORT MAP(in1=>a2,in2=>b2,cin=>cout1,fsum=>sum2,fcarry=>cout2);u3:fulladd PORT MAP(in1=>a3,in2=>b3,cin=>cout2,fsum=>sum3,fcarry=>cout3);u4:fulladd PORT MAP(in1=>a4,in2=>b4,cin=>cout3,fsum=>sum4,fcarry=>cout4);END add_arc;5、七段譯碼電路及程

12、序：library ieee;use ieee.std_logic_1164.all;entity deled is port( datain:in std_logic_vector(3 downto 0); qout:out std_logic_vector(6 downto 0) );end deled;architecture func of deled isbegin process(datain) begin if datain= "0000" then qout<="1111110" elsif datain= "0001&q

13、uot; then qout<="0110000" elsif datain= "0010" then qout<="1101101" elsif datain= "0011" then qout<="1111001" elsif datain= "0100" then qout<="0110011" elsif datain= "0101" then qout<="1011011" e

14、lsif datain= "0110" then qout<="1011111" elsif datain= "0111" then qout<="1110000" elsif datain= "1000" then qout<="1111111" elsif datain= "1001" then qout<="1111011" else null; end if; end process;end func;四

15、、系統(tǒng)仿真1、D觸發(fā)器電路模塊仿真波形：2、移位寄存器模塊電路仿真波形：3、二選一數(shù)據(jù)選擇器電路模塊仿真波形：4、加法計(jì)數(shù)器的電路模塊仿真波形：5、七段譯碼電路仿真波形：五硬件驗(yàn)證說(shuō)明這次設(shè)計(jì)采用的硬件電路有芯片EP1K10TC100-3,實(shí)驗(yàn)板上標(biāo)準(zhǔn)時(shí)鐘電路、LED 顯示等，六、總結(jié)此課題說(shuō)明了使用VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路的方法以及VHDL語(yǔ)言在數(shù)字電路設(shè)計(jì)仿真中的重要作用,仿真結(jié)果表明VHDL 語(yǔ)言應(yīng)用于數(shù)字電路仿真是切實(shí)可行的,該語(yǔ)言在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。用VHDL硬件描述語(yǔ)言的形式來(lái)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本，這種設(shè)計(jì)方法必將在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來(lái)越重要的作用。通過(guò)對(duì)本設(shè)計(jì)項(xiàng)目的研究，使我進(jìn)一步了解了EDA、數(shù)字電路等多門(mén)課程,使得所學(xué)的專(zhuān)業(yè)知識(shí)有機(jī)地結(jié)合起來(lái),得到了實(shí)踐和運(yùn)用的機(jī)會(huì),且通過(guò)實(shí)踐和運(yùn)用鞏固了相關(guān)的理論知識(shí)，提高了工程實(shí)踐能力。例如:使用MAX+PLUSII軟件和硬件實(shí)驗(yàn)平臺(tái)都得到了充分的鍛煉。設(shè)計(jì)過(guò)程中,由于知識(shí)的局限性,我們遇到過(guò)很多困難，不知這樣把各個(gè)功能模塊很好的結(jié)合起來(lái),耗費(fèi)了大了量的時(shí)間,但我們并沒(méi)放棄, 克服困難，逐步摸索方法，找到問(wèn)題所在，縮短了設(shè)計(jì)周期。從本設(shè)計(jì)