2017年4月電子電路EDA技術(shù)參考答案

1、精選文檔2017.4電子電路EDA一、單項(xiàng)選擇題1.B 2.A 3.B 4. B 5. A 6.C 7.A 8.A 9.C 10. A11.D 12.C 13.C 14.B 15.D二、名詞解釋題16.專有集成電路17.寄存器傳輸級(jí) 18.片上可編程系統(tǒng)三、判斷改錯(cuò)題19.正確20.錯(cuò)誤把功能仿真改為時(shí)序仿真。21.正確22錯(cuò)誤把片外改為片上四、簡(jiǎn)答題23狀態(tài)機(jī)模式：可以無外設(shè)、無總線結(jié)構(gòu)和無實(shí)時(shí)操作系統(tǒng)，達(dá)到最低的成本，應(yīng)用于VGA和LCD控制等，達(dá)到可高或可低的性能。單片機(jī)模式：包括一定的外設(shè)，可以利用實(shí)時(shí)操作系統(tǒng)和總線結(jié)構(gòu)，以中等的成本，應(yīng)用于控制和儀表，達(dá)到中等的性能。定制嵌入模式：高

2、度集成擴(kuò)充的外設(shè)，實(shí)時(shí)操作系統(tǒng)和總線結(jié)構(gòu)，達(dá)到高性能，應(yīng)用于網(wǎng)絡(luò)和無線通信等。24.阻塞賦值“可以看作一步進(jìn)程：當(dāng)沒有其它可以打斷賦值的描述時(shí)，估計(jì)等式右邊的值并賦予左邊。 其完成后，才進(jìn)行下一條語句的執(zhí)行“非阻塞賦值”非阻塞賦值在賦值開始時(shí)計(jì)算表達(dá)式右邊的值，到了本次仿真周期結(jié)束時(shí)才更新被賦值變量，且也許其它語句的同時(shí)賦值。不影響其賦值結(jié)果非阻塞賦值為寄存器數(shù)據(jù)類型而設(shè)，所以只能被允許在程序塊里面出現(xiàn)，比如initial塊和always塊。不允許持續(xù)性賦25.知識(shí)產(chǎn)權(quán) IP核有三種不同的存在形式：HDL語言形式，網(wǎng)表形式、版圖形式。分別對(duì)應(yīng)我們常說的三類IP內(nèi)核：軟核、固核和硬核。26.傳統(tǒng)

3、的設(shè)計(jì)方法都是自底向上的；EDA設(shè)計(jì)方法是自頂向下。不同點(diǎn)在于：（1）傳統(tǒng)設(shè)計(jì)方法采用的是手動(dòng)設(shè)計(jì)，而EDA設(shè)計(jì)方法是自動(dòng)設(shè)計(jì)；（2）傳統(tǒng)設(shè)計(jì)方法硬、軟件分離，而EDA設(shè)計(jì)方法打破了硬、軟件屏障；（3）傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)周期長(zhǎng)，而EDA設(shè)計(jì)方法設(shè)計(jì)周期短。27.答：功能仿真是直接對(duì)HDL語言、原理圖描述或其它描述形式描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。它是由設(shè)計(jì)輸入的行為級(jí)或RTL級(jí)代碼、測(cè)試數(shù)據(jù)參與的測(cè)試程序以及調(diào)用模塊的行為仿真模型共同參與完成邏輯功能的驗(yàn)證。功能仿真沒有延時(shí)信息，仿真過程不涉及任何具體器件的硬件特性。時(shí)序仿真是在選擇了器件之后，由適配器完成布

4、局、布線并得到HDL網(wǎng)表和標(biāo)準(zhǔn)延時(shí)文件，以及FPGA基本單元仿真模型和測(cè)試程序，它們共同參與時(shí)序仿真。時(shí)序仿真包含了器件的硬件特性參數(shù)和內(nèi)部連線時(shí)延的仿真，是接近真實(shí)器件運(yùn)行特性的仿真，因而仿真精度高。五、程序分析題28.（1）data_in3，endtask，1b0,1b1六、編程題29.30./子模塊module Dflop (d,rset,clk ,q); input d,reset,clk; output q; reg q;always (posedge clk ) begin if (reset=1) q <= 0; else q <= d; endendmodule頂層

5、模塊程序設(shè)計(jì)Module(xin,clk,yout);Input clk;Input xin;Output yout;Reg youtWire temp1,temp2,temp3;Assign temp2<=temp1 or xin;Dflop u1(ck,yout,temp1);Dflop u2(ck,temp2,yout);endmodule31. Module fsm（clk,reset,in_a,flag_out）;Input clk,reset;Input in_a;Output flag_out;Reg flag_out;reg c_state;parameter st0=2

6、d0, st1=2d1; st2=2d2; always(posedge clk)beginif reste=1c_state<=st0;flag_out<=1b0;endelsebegincase (c_state)st0:if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st1;flag_out<=1b0;end;st1: if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st2;flag_out<=1b0;end;st2: if(in_a=1b0)beginc