四位前進(jìn)位加法器設(shè)計

1、、 模擬集成電路分析與設(shè)計課程設(shè)計報告 題 目 4位超前進(jìn)位加法器設(shè)計 學(xué)院（部） 電控學(xué)院 專 業(yè) 電子科學(xué)與技術(shù) 班 級 學(xué)生姓名 學(xué) 號 前言當(dāng)今，加法器的設(shè)計面臨兩大課題，首先是如何降低功耗。隨著便攜式IC產(chǎn)品例如MP3播放器，手機(jī)和掌上電腦等的廣泛使用，要求IC工程師對現(xiàn)有運(yùn)算模塊的性能作進(jìn)一步改進(jìn)，尤其是在電路的功耗和尺寸方面。由于現(xiàn)在相應(yīng)的電池技術(shù)難以和微電子技術(shù)的發(fā)展速度匹敵，這使得IC設(shè)計師遇到了許多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，這使得研究低功耗高性能加法單元持續(xù)升溫。另一方面就是如何提高加法器的運(yùn)算速度。因?yàn)榧臃ㄟ\(yùn)算存在進(jìn)位問題，使得某一位計算結(jié)果的

2、得出和所有低于它的位相關(guān)。因此，為了減少進(jìn)位傳輸所耗的時間，提高計算速度，人們設(shè)計了多種類型的加法器，如超前進(jìn)位加法器曼徹斯特加法器、進(jìn)位旁路加法器、進(jìn)位選擇加法器等。它們都是利用各位之間的狀態(tài)來預(yù)先產(chǎn)生高位的進(jìn)位信號，從而減少進(jìn)位從低位向高位傳遞的時間。本文首先介紹了的加法器的類型以及其工作原理，然后重點(diǎn)分析了超前進(jìn)位加法器的組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理。分層設(shè)計了加法器的輸入輸出電路，并通過tanner軟件進(jìn)行仿真實(shí)驗(yàn)，從而驗(yàn)證了電路的準(zhǔn)確信。目 錄第一章 設(shè)計目標(biāo). . 4第二章 設(shè)計過程.42.1 電路設(shè)計基礎(chǔ)原理.42.2 電路各部分結(jié)構(gòu)設(shè)計. .62.3主要電路參數(shù). 16第3

3、章 電路圖及其仿真.20 3.1 用于仿真的電路圖. . 233.2 仿真網(wǎng)表.243.3 仿真波形.24第四章 鳴謝及課設(shè)總結(jié)和體會. 254.1 鳴謝.254.2 課設(shè)總結(jié)和體會.25第五章 參考文獻(xiàn). 26第一章 設(shè)計目標(biāo)1.根據(jù)電路原理圖，給出電路的CMOS晶體管級電路設(shè)計。具體電路實(shí)現(xiàn)可以自由決定，如互補(bǔ)CMOS結(jié)構(gòu)，傳輸管結(jié)構(gòu)，動態(tài)電路等。2.手工計算推導(dǎo)晶體管的參數(shù)。注意：將電路分為輸入級，中間級和輸出級三個模塊進(jìn)行處理。3.要求進(jìn)行功耗分析，并給出電路速度和功耗之間的合理折衷方案。4.利用EDA工具完成電路仿真，并分析仿真結(jié)果。如與手工計算結(jié)果存在誤差，分析誤差來源。第二章 設(shè)

4、計過程2.1 電路設(shè)計基礎(chǔ)原理 由全加器的真值表可得Si和Ci的邏輯表達(dá)式： 定義兩個中間變量Gi和Pi： 當(dāng)AiBi1時，Gi1，由Ci的表達(dá)式可得Ci1，即產(chǎn)生進(jìn)位，所以Gi稱為產(chǎn)生量變 。若Pi1，則AiBi0，CiCi-1，即Pi1時，低位的進(jìn)位能傳送到高位的進(jìn)位輸出端，故Pi稱為傳輸變量，這兩個變量都與進(jìn)位信號無關(guān)。將Gi和Pi代入Si和Ci得： 進(jìn)而可得各位進(jìn)位信號的邏輯表達(dá)如下： 是低位來的進(jìn)位， (i=n-1，n-2，1，0)是向高位的進(jìn)位，是整個加法器的進(jìn)位輸入，而是整個加法器的進(jìn)位輸出。則 (2-1) (2-2)令： (2-3) (2-4)則： (2-5)只要 ，就會產(chǎn)生向

5、 i+1 位的進(jìn)位，稱 g 為進(jìn)位產(chǎn)生函數(shù)；同樣，只要，就會把傳遞到 i+1 位，所以稱 p 為進(jìn)位傳遞函數(shù)。把式(2-5)展開得到： (2-6)根據(jù)邏輯表達(dá)式做出四位超前進(jìn)位的加法器電路圖（如圖）： 2.2 電路各部分結(jié)構(gòu)設(shè)計邏輯功能圖中有2輸入異或門，2輸入與門，3輸入與門，4輸入與門，2輸入或門，3輸入或門，4輸入或門，將各個門反別轉(zhuǎn)化成其轉(zhuǎn)化成CMOS晶體管圖如下：異或門的CMOS電路原理圖如下：異或門的CMOS波形圖如下：兩輸入與門的CMOS電路原理圖如下：兩輸入與門的CMOS波形如下：反相器的CMOS電路如下：反相器的CMOS仿真波形如下：四位超前進(jìn)位加法器進(jìn)位的邏輯電路圖如下：c

6、1，c2，c3，c4的CMOS級電路原理圖及仿真a.c1的原理圖 c1的仿真波形 b.c2的原理圖 c2的仿真波形 c.c3的原理圖 c3的仿真波形c4的原理圖c3的仿真波形2.3 主要電路參數(shù)的手工推導(dǎo) 選擇路勁是A3(B3)到S4，則按順序依次經(jīng)過一個2輸入異或門，一個4輸入與非門，一個反相器，一個4輸入的或非門，一個反相器，一個2輸入異或門。 門的類型 個數(shù)邏輯強(qiáng)度g寄生參數(shù)P2輸入異或門 2 4 44輸入與非門 1 6/3 44輸入或非門 1 9/3 4反相器 2 1 1邏輯努力:G=4*4*6/3*9/3*1*1=96電氣努力:F=Cout/Cin=5000路徑分支努力:B=4總路徑

7、努力:H=G*F*B=1920000使延時最小的門努力：h=11.15比例系數(shù)=1延遲:=（+）扇出系數(shù)：=2.788；=5.575；=11.15；=3.72；=11.15；=2.788尺寸系數(shù)=（） 是最小反相器尺寸的2倍（XOR的nmos，pmos尺寸是inv的寬長比的兩倍)=1.394；=25.09；=23.23；=84.57；=32.29 功耗與器件尺寸（它影響實(shí)際電容）,輸入和輸出上升下降時間（它們決定了短路功耗），器件閾值和溫度（它們影響漏電功率）以及開關(guān)活動性密切相關(guān)。當(dāng)一個門比較復(fù)雜是，受影響最大的是動態(tài)功耗，可表示為；= 門的類型 輸出反轉(zhuǎn)概率2輸入異或門 4輸入與非門 4輸

8、入或非門 反相器 總的功耗=；其中=所以，要是功耗低，則翻轉(zhuǎn)頻率則會下降，延時就會增加；而減少延時，翻轉(zhuǎn)頻率就會增大，同時就會增大功耗。所以，此刻應(yīng)該采取折中的思想，即使電路速度與功耗達(dá)到要求。 *=18.13,（=6.0fF)當(dāng)功耗等于延時時，達(dá)到折中。=329.8(uw)；=329.8（ps).根據(jù)上節(jié)的電路器件尺寸，通過手工推導(dǎo)出電路要求設(shè)計的各項指標(biāo)。并將計算出來的指標(biāo)與要求進(jìn)行對比。如果實(shí)際電路未能達(dá)到設(shè)計要求，則還需返回上一節(jié)的計算和推動過程，只至所設(shè)計電路能符合題目要求。第三章 電路仿真四位超前進(jìn)位加法器門級電路原理圖如下：四位超前進(jìn)位加法器門級電路分析設(shè)定如下：四位超前進(jìn)位加法

9、器門級電路瞬態(tài)分析結(jié)果如下：四位超前進(jìn)位加法器門級電路瞬態(tài)分析波形圖如下：4.1 用于仿真的電路圖如下：4.2 仿真網(wǎng)表四位超前進(jìn)位加法器門級電路分析設(shè)定如下：4.3 仿真波形四位超前進(jìn)位加法器電路瞬態(tài)分析結(jié)果如下：四位超前進(jìn)位加法器門級電路瞬態(tài)分析波形圖如下：數(shù)字集成電路的發(fā)展已有40 年的歷史, 由最初的SSI 到如今的UVLSI, 其已步入深亞微米階段。數(shù)字集成電路行業(yè)的主體正在向90nm 過渡, 現(xiàn)已出現(xiàn)了65nm 設(shè)計產(chǎn)品, 同時45nm 技術(shù)也已處于實(shí)驗(yàn)性生產(chǎn)。數(shù)字集成電路的發(fā)展可謂是突飛猛進(jìn), 隨著數(shù)字集成電路復(fù)雜度的不斷提升, 作為其技術(shù)手段的EDA 工具在數(shù)字集成電路設(shè)計中起著至關(guān)重要的作用, 同時數(shù)字集成電路巨大的設(shè)計挑戰(zhàn)也推動著EDA 技術(shù)的發(fā)展與革新11。由此引發(fā)了EDA 技術(shù)與數(shù)字集成電路技術(shù)領(lǐng)域的不斷創(chuàng)新, 促其新技術(shù)輩出不斷。第五章 鳴謝及課設(shè)總結(jié)和體會參考文獻(xiàn) 1.David A.Hodge, Analysis and Design of Digital Integrat