基于FPGA誤碼檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)參考模板

1、基于FPGA誤碼檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)- 0 - / 45西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)）開題報(bào)告題 目基于FPGA誤碼檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)學(xué)生姓名：*學(xué)生學(xué)號(hào)：12610602150807指導(dǎo)教師： 導(dǎo)師職稱：所在分院：信息工程學(xué)院專 業(yè)：通信工程班 級(jí)：統(tǒng)本通信1201班提交日期：2015年12月21日一、課題的意義 在當(dāng)今的信息時(shí)代，通信在我們生活中必不可少。數(shù)字通信技術(shù)更是以抗干擾能力強(qiáng)、適合遠(yuǎn)距離傳輸、方便于計(jì)算機(jī)連接、容易加密等優(yōu)點(diǎn)，在現(xiàn)代社會(huì)的信息傳輸領(lǐng)域變得越來越重要。通信網(wǎng)絡(luò)給我們帶來了種種便利，因特網(wǎng)和電話網(wǎng)等通信網(wǎng)絡(luò)為我們的生活增添了非常多的便利，人們也越來越離不開通信網(wǎng)絡(luò)了。

2、 在通信系統(tǒng)中，機(jī)器故障、信號(hào)衰落、干擾等多種原因都可以導(dǎo)致接收端接收到誤碼，甚至可能造成系統(tǒng)性能惡化，乃至通信中斷，其結(jié)果都可通過誤碼的形式表現(xiàn)出來，在誤碼中加入時(shí)間的概念就有了誤碼率，誤碼率是衡量數(shù)據(jù)在規(guī)定時(shí)間內(nèi)數(shù)據(jù)傳輸精確性的指標(biāo)，是檢驗(yàn)設(shè)備傳輸性能的重要指標(biāo)。因此，各種各樣針對(duì)不同通信系統(tǒng)的誤碼檢測(cè)設(shè)備應(yīng)運(yùn)而生。 誤碼檢測(cè)器主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為特點(diǎn)進(jìn)行設(shè)計(jì)開發(fā)的。它的核心器件是現(xiàn)場(chǎng)可編程邏輯陣列，便于移植或者升級(jí)。FPGA是目前應(yīng)用比較廣泛的可編程門陣列（FPGA），如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的核心控制器件，不僅使系統(tǒng)的集成度大大提高而

3、且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作為誤碼檢測(cè)器的核心控制器件是比較合適的選擇。二、國(guó)內(nèi)外研究現(xiàn)狀早期的誤碼率檢測(cè)器一般采用分立元件設(shè)計(jì)，這種方式在設(shè)計(jì)上相對(duì)復(fù)雜；有的采用MCS-51系列單片機(jī)與誤碼測(cè)試專用芯片相結(jié)合的方法，測(cè)試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測(cè)試儀開發(fā)周期，設(shè)計(jì)成本較低，但是測(cè)試速率較低。隨著FPGA的迅速發(fā)展，采用FPGA與單片機(jī)相結(jié)合的誤碼率檢測(cè)器也應(yīng)運(yùn)而生，采用FPGA完成誤碼測(cè)試的各個(gè)部分，采用單片機(jī)實(shí)現(xiàn)系統(tǒng)的控制。雖然這種方式的誤碼率檢測(cè)器較多，但是受到FPGA本身的速率限制，大多數(shù)檢測(cè)器的速率都較低，一般在2Mb/s、2

4、4Mb/s以及300Mb/s左右，個(gè)別設(shè)計(jì)達(dá)到2488Mb/s。誤碼率檢測(cè)器國(guó)外的產(chǎn)品較多，安捷倫公司和泰克公司的檢測(cè)器都是比較高端的，功能也非常完善。例如安捷倫公司的81250并行誤碼率檢測(cè)器和串行誤碼率檢測(cè)器N4906、N4903A速率可以達(dá)到12.5Gb/s，E4898A BERT等多款檢測(cè)器速率達(dá)到100Gb/s20。泰克公司的BERT Scope CR系列檢測(cè)器數(shù)據(jù)速率可以達(dá)到28.6Gb/s。國(guó)內(nèi)的設(shè)備比較典型的是中國(guó)電子科技集團(tuán)研制的AV系列的誤碼檢測(cè)器，例如AV5232e、AV5231和AV5235等。隨著數(shù)據(jù)傳輸方式的改變，誤碼率檢測(cè)器都在朝著串行方向發(fā)展。國(guó)外高速誤碼器的功

5、能相對(duì)國(guó)內(nèi)比較完善，國(guó)外檢測(cè)器的發(fā)送端的碼型相對(duì)較多，測(cè)試速率可選，而且具有很好的人機(jī)交互界面，有很好的性能指標(biāo)，主要適用于大中型企業(yè)以及對(duì)于技術(shù)指標(biāo)要求相對(duì)較高的場(chǎng)合測(cè)試，因其價(jià)格較高、而且操作也比較復(fù)雜、維修困難，一般不適用于小型企業(yè)以及教學(xué)實(shí)驗(yàn)。國(guó)內(nèi)的產(chǎn)品操作相對(duì)簡(jiǎn)單，但是處理信號(hào)的速率一般在幾Mb/s或者百M(fèi)b/s，速率相對(duì)較低，達(dá)到千兆速率的誤碼率檢測(cè)器非常少，而且其發(fā)送碼型單一。目前，光通信接入網(wǎng)技術(shù)在不斷提高，傳輸速率也在不斷提高，光傳輸模塊應(yīng)用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對(duì)通信設(shè)備性能的要求也越來越高，通信系統(tǒng)可靠性的檢測(cè)也顯得尤為

6、重要。三、畢業(yè)論文（設(shè)計(jì)）的主要內(nèi)容本文主要闡述的是基于FPGA誤碼檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)。第一部分是緒論，包括課題的研究目的及意義、 誤碼率測(cè)試儀的國(guó)內(nèi)外發(fā)展現(xiàn)狀 、本課題的主要研究?jī)?nèi)容；第二部分是總體方案設(shè)計(jì)，包括誤碼率測(cè)試基本原理、FPGA 芯片選擇；第三部分是基本功能設(shè)計(jì)，包括碼型發(fā)生單元設(shè)計(jì)、誤碼檢測(cè)單元設(shè)計(jì)；第四部分是仿真驗(yàn)證。第五部分是結(jié)論。四、所采用的方法、手段以及步驟等1、主要方法采用文獻(xiàn)研究法、文本細(xì)讀法和案例分析法進(jìn)行研究。2、 步驟 （1）閱讀相關(guān)資料，補(bǔ)充理論知識(shí)的不足。 （2）了解本論題的研究狀況，形成文獻(xiàn)綜述和開題報(bào)告。 （3）通過文獻(xiàn)研究法全面的掌握誤碼檢測(cè)器的發(fā)展

7、及分析。 （4）進(jìn)一步搜集閱讀資料并研讀文本，做好相關(guān)的記錄，形成論題提綱。 （5）再用案例分析法，通過一些案例的分析與反思關(guān)于誤碼檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)的問題。 （6）深入研究，寫成初稿。最后，反復(fù)修改，完成定稿。五、階段進(jìn)度計(jì)劃1、2015年11月20日-2015年12月20日：查閱資料，完成開題報(bào)告。2、2015年12月21日-2016年1月30日：閱讀相關(guān)資料，確定系統(tǒng)的具體設(shè)計(jì)思路及框架。 3、2015年2月1日-2016年3月1日：著手論文初稿的的撰寫。4、2016年3月2日-2016年4月15日：進(jìn)行工程測(cè)試，完成測(cè)試報(bào)告。5、2016年4月16日-2016年4月25日：根據(jù)老師的建

8、議，進(jìn)一步完善論文的結(jié)構(gòu)和內(nèi)容。6、2016年4月26日-2016年5月15日：完成畢業(yè)論文及PPT，進(jìn)行畢業(yè)答辯。六、參考文獻(xiàn) 1 趙慧玲,電信網(wǎng)絡(luò)技術(shù)的發(fā)展趨勢(shì)J，電信建設(shè)，2012,2，36-452 李宏，齊林，楊亮，一種便攜式誤碼測(cè)試儀的設(shè)計(jì)J,現(xiàn)代電子技術(shù)，2010,12，122-124 3 馬萬治，唐友喜，趙賢，邵士海，瑞麗信道中無線通信設(shè)備誤碼率測(cè)試儀實(shí)現(xiàn)J,電子測(cè)量與儀器學(xué)報(bào)，2010，4，414-4194 沈瀚濤，孫學(xué)聰，朱蕊蘋，一種串行通信的誤碼率測(cè)試方法J，現(xiàn)代方與技術(shù)，2013，3，110-1145 李佳，陳順方，丁勇飛，劉國(guó)梁基于FPGA的數(shù)據(jù)鏈路誤碼儀設(shè)計(jì)J航空電子

9、技術(shù)，2013，10，8-116 陳寅芳，朱勇，曹彥武,基于FPGA 的突發(fā)誤碼測(cè)試儀的設(shè)計(jì)J，光通信技術(shù)，2010，7，45-487 陽子軒，吳友宇，秦神祖,一種誤碼儀控制方案的實(shí)現(xiàn)J，武漢理工大學(xué)學(xué)報(bào)，2013，11，4-7指導(dǎo)教師意見： 同意開題。 不同意開題，原因是 。指導(dǎo)教師簽字： 年 月 日教研室意見： 同意開題。 不同意開題，原因是 。主任簽字： 年 月 日備注：“指導(dǎo)教師意見”和“教研室意見”請(qǐng)?jiān)凇啊眱?nèi)打“”表示。摘要隨著通信測(cè)試技術(shù)的發(fā)展，對(duì)測(cè)試儀器也提出了更高的要求。要求測(cè)試儀器軟件化、智能化。而且由于通信技術(shù)的迅速發(fā)展，通信測(cè)試儀器的價(jià)格比較昂貴，所以要求儀器開發(fā)商要考慮

10、到測(cè)試儀器的功能問題及儀器的成本問題。另外，小型化和便攜化的思想是通信測(cè)試儀器的兩個(gè)重要發(fā)展趨勢(shì)和方向。鑒于網(wǎng)絡(luò)通信監(jiān)測(cè)具有移動(dòng)性，要對(duì)同一通信網(wǎng)絡(luò)不同測(cè)試點(diǎn)進(jìn)行監(jiān)測(cè)，對(duì)于測(cè)試點(diǎn)的物理距離比較遠(yuǎn)的通信網(wǎng)絡(luò)，要求通信網(wǎng)絡(luò)測(cè)試設(shè)備向小型化，便攜化的兩個(gè)方向發(fā)展。手持式網(wǎng)絡(luò)測(cè)試設(shè)備主要以現(xiàn)場(chǎng)施工以及運(yùn)行維護(hù)使用為目的，不要求其測(cè)試功能的完善，但側(cè)重于實(shí)用性和方便性。誤碼測(cè)試儀主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為主要特點(diǎn)進(jìn)行設(shè)計(jì)開發(fā)的。它的核心器件是現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)，便于移植或者升級(jí)。FPGA是目前應(yīng)用比較廣泛的可編程門陣列，如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的

11、核心控制器件，不僅使系統(tǒng)的集成度大大提高而且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作為智能誤碼儀的核心控制器件是比較合適的選擇。本論文在分析了誤碼儀工作原理的基礎(chǔ)上，釆用FPGA等構(gòu)建硬件平臺(tái)，完成誤碼儀的功能。用FPGA實(shí)現(xiàn)偽隨機(jī)序列的收發(fā)和誤碼統(tǒng)計(jì)，然后通過數(shù)碼管顯示檢測(cè)結(jié)果。關(guān)鍵詞：誤碼檢測(cè)儀 FPGA 偽隨機(jī)碼 同步AbstractWith the rapid development of communication technology test, also put forward higher requirements for the test instrument. Req

12、uirement of intelligent instrument software. And because of the rapid development of communication technology, communication test instruments are expensive, the cost function and instrument so instrument developers to consider to test instruments. In addition, miniaturization and portability of the

13、thought is the two important development trend and direction of communication testing instrument. In view of the network traffic monitoring with mobility, to monitor the same communication networks of different test points, for the physical distance between the test point is far from the communicati

14、on network, communication network testing equipment to the miniaturization， portable two direction. The portable network test equipment to the main maintenance on-site construction and operation for the purpose, does not require the test function perfect, but focuses on the practicality and convenie

15、nce. Intelligent error tester is mainly based on FPGA technology, and with convenient, practical, the three aspects of economy as the main characteristics of the design and development of the. It is the core component of field programmable logic array (FPGA), easy to transplant or upgrade. FPGA is w

16、idely used programmable gate array, now a lot of digital communication system is using FPGA as the core of the system control device， not only the system integration degree greatly improve and reduce the complexity of the hardware design. So, using FPGA as the core control device of intelligent erro

17、r tester is a suitable choice.In this paper, based on the analysis of the principle of the error code, using FPGA， processor and other hardware platform to complete the function of the error tester. FPGA implementation of the pseudo random sequence of transceiver and error statistics， and then throu

18、gh the digital tube display detection results.Key Words : Error detecting instrument FPGA Pseudo random code Synchronization目錄摘要IAbstractII1.緒論- 1 -1.1研究目的及意義- 1 -1.2國(guó)內(nèi)外研究現(xiàn)狀- 1 -1.3本課題主要要求內(nèi)容- 2 -2.系統(tǒng)的總體方案設(shè)計(jì)- 4 -2.1 EDA與VHDL介紹- 4 -2.1.1 FPGA發(fā)展歷程- 4 -2.1.2 VHDL語言介紹- 6 -2.2總體方案設(shè)計(jì)，- 7 -2.2誤碼率測(cè)試基本原理- 7 -

19、2.3偽隨機(jī)序列的原理及特點(diǎn)- 9 -2.4硬件電路設(shè)計(jì)方案選擇- 10 -3.功能設(shè)計(jì)- 11 -3.1基本功能設(shè)計(jì)- 11 -3.1.1偽隨機(jī)碼型發(fā)生單元設(shè)計(jì)- 12 -3.1.2誤碼插入單元- 13 -3.1.3誤碼檢測(cè)單元設(shè)計(jì)- 14 -3.1.4同步模塊- 15 -3.1.5顯示模塊- 18 -3.1.6模擬信道模塊- 21 -3.2 頂層電路的設(shè)計(jì)- 21 -4.功能的仿真和驗(yàn)證- 25 -4.1仿真驗(yàn)證- 25 -4.1.1偽隨機(jī)碼型發(fā)生單元設(shè)計(jì)- 26 -4.1.2誤碼插入單元和模擬信道模塊- 26 -4.1.3誤碼檢測(cè)單元設(shè)計(jì)- 26 -4.1.4同步模塊- 26 -4.1.

20、5顯示模塊- 27 -4.2整體仿真圖- 27 -4.3FPGA驗(yàn)證- 27 -5.結(jié)論- 28 -參考文獻(xiàn)- 29 -致謝- 31 -1.緒論1.1研究目的及意義 在當(dāng)今的信息時(shí)代，通信在我們生活中必不可少。數(shù)字通信技術(shù)更是以抗干擾能力強(qiáng)、適合遠(yuǎn)距離傳輸、方便于計(jì)算機(jī)連接、容易加密等優(yōu)點(diǎn)，在現(xiàn)代社會(huì)的信息傳輸領(lǐng)域變得越來越重要。通信網(wǎng)絡(luò)給我們帶來了種種便利，因特網(wǎng)和電話網(wǎng)等通信網(wǎng)絡(luò)為我們的生活增添了非常多的便利，人們也越來越離不開通信網(wǎng)絡(luò)了。 在通信系統(tǒng)中，機(jī)器故障、信號(hào)衰落、干擾等多種原因都可以導(dǎo)致接收端接收到誤碼，甚至可能造成系統(tǒng)性能惡化，乃至通信中斷，其結(jié)果都可通過誤碼的形式表現(xiàn)出來，

21、在誤碼中加入時(shí)間的概念就有了誤碼率，誤碼率是衡量數(shù)據(jù)在規(guī)定時(shí)間內(nèi)數(shù)據(jù)傳輸精確性的指標(biāo)，是檢驗(yàn)設(shè)備傳輸性能的重要指標(biāo)。因此，各種各樣針對(duì)不同通信系統(tǒng)的誤碼檢測(cè)設(shè)備應(yīng)運(yùn)而生。 誤碼檢測(cè)器主要基于FPGA技術(shù)，并且以方便，實(shí)用，經(jīng)濟(jì)三個(gè)方面為特點(diǎn)進(jìn)行設(shè)計(jì)開發(fā)的。它的核心器件是現(xiàn)場(chǎng)可編程邏輯陣列，便于移植或者升級(jí)。FPGA是目前應(yīng)用比較廣泛的可編程門陣列（FPGA），如今很多數(shù)字通信系統(tǒng)都是用FPGA作為系統(tǒng)的核心控制器件，不僅使系統(tǒng)的集成度大大提高而且降低了硬件設(shè)計(jì)的復(fù)雜程度。所以，采用FPGA作為誤碼檢測(cè)器的核心控制器件是比較合適的選擇。1.2國(guó)內(nèi)外研究現(xiàn)狀早期的誤碼率檢測(cè)器一般采用分立元件設(shè)計(jì)，

22、這種方式在設(shè)計(jì)上相對(duì)復(fù)雜；有的采用MCS-51系列單片機(jī)與誤碼測(cè)試專用芯片相結(jié)合的方法，測(cè)試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測(cè)試儀開發(fā)周期，設(shè)計(jì)成本較低，但是測(cè)試速率較低。隨著FPGA的迅速發(fā)展，采用FPGA與單片機(jī)相結(jié)合的誤碼率檢測(cè)器也應(yīng)運(yùn)而生，采用FPGA完成誤碼測(cè)試的各個(gè)部分，采用單片機(jī)實(shí)現(xiàn)系統(tǒng)的控制。雖然這種方式的誤碼率檢測(cè)器較多，但是受到FPGA本身的速率限制，大多數(shù)檢測(cè)器的速率都較低，一般在2Mb/s、24Mb/s以及300Mb/s左右，個(gè)別設(shè)計(jì)達(dá)到2488Mb/s。誤碼率檢測(cè)器國(guó)外的產(chǎn)品較多，安捷倫公司和泰克公司的檢測(cè)器都是比較高端的，功能也非常完善

23、。例如安捷倫公司的81250并行誤碼率檢測(cè)器和串行誤碼率檢測(cè)器N4906、N4903A速率可以達(dá)到12.5Gb/s，E4898A BERT等多款檢測(cè)器速率達(dá)到100Gb/s20。泰克公司的BERT Scope CR系列檢測(cè)器數(shù)據(jù)速率可以達(dá)到28.6Gb/s。國(guó)內(nèi)的設(shè)備比較典型的是中國(guó)電子科技集團(tuán)研制的AV系列的誤碼檢測(cè)器，例如AV5232e、AV5231和AV5235等。隨著數(shù)據(jù)傳輸方式的改變，誤碼率檢測(cè)器都在朝著串行方向發(fā)展。國(guó)外高速誤碼器的功能相對(duì)國(guó)內(nèi)比較完善，國(guó)外檢測(cè)器的發(fā)送端的碼型相對(duì)較多，測(cè)試速率可選，而且具有很好的人機(jī)交互界面，有很好的性能指標(biāo)，主要適用于大中型企業(yè)以及對(duì)于技術(shù)指標(biāo)

24、要求相對(duì)較高的場(chǎng)合測(cè)試，因其價(jià)格較高、而且操作也比較復(fù)雜、維修困難，一般不適用于小型企業(yè)以及教學(xué)實(shí)驗(yàn)。國(guó)內(nèi)的產(chǎn)品操作相對(duì)簡(jiǎn)單，但是處理信號(hào)的速率一般在幾Mb/s或者百M(fèi)b/s，速率相對(duì)較低，達(dá)到千兆速率的誤碼率檢測(cè)器非常少，而且其發(fā)送碼型單一。目前，光通信接入網(wǎng)技術(shù)在不斷提高，傳輸速率也在不斷提高，光傳輸模塊應(yīng)用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對(duì)通信設(shè)備性能的要求也越來越高，通信系統(tǒng)可靠性的檢測(cè)也顯得尤為重要。1.3本課題主要要求內(nèi)容本文主要研究?jī)?nèi)容為設(shè)計(jì)一款誤碼檢測(cè)儀，通過Quartus II 軟件開發(fā)平臺(tái)，編寫實(shí)現(xiàn)誤碼檢測(cè)功能的VHDL代碼，然后再

25、該開發(fā)平臺(tái)上進(jìn)行仿真，調(diào)試代碼，等代碼功能滿足要求時(shí)配置到FPGA開發(fā)板中，在實(shí)際的硬件平臺(tái)進(jìn)行測(cè)試該測(cè)試儀的功能和性能。本設(shè)計(jì)論文安排如下：第一章講述誤碼測(cè)試儀在國(guó)內(nèi)外的發(fā)展現(xiàn)狀，和對(duì)本課題開展研究的意義。第二章講述誤碼測(cè)試儀在設(shè)計(jì)過程中將要涉及到的理論和原理，如何進(jìn)行誤碼率的檢測(cè)，以及器件的選型等。第三章進(jìn)行該設(shè)計(jì)的功能設(shè)計(jì)，包括軟件的編寫和功能模塊的劃分，以及功能框架的搭建和分析。第四章將會(huì)對(duì)各個(gè)功能模塊進(jìn)行仿真和測(cè)試功能實(shí)現(xiàn)是否正確，然后進(jìn)行整體的功能仿真，最后將代碼配置到FPGA開發(fā)板中進(jìn)行功能驗(yàn)證。第五章對(duì)全文的總結(jié)和展望。2.系統(tǒng)的總體方案設(shè)計(jì)2.1 EDA與VHDL介紹FPGA

26、（Field-Programmable Gate Array 現(xiàn)場(chǎng)可編程門陣列）是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度（單片集成的系統(tǒng)門數(shù)達(dá)上千萬門）、高速（200MHz以上）、在線系統(tǒng)可編程等優(yōu)點(diǎn)，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了突破性變革，大大推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的單片化、自動(dòng)化，提高了單片數(shù)字系統(tǒng)的設(shè)計(jì)周期、設(shè)計(jì)靈活性和可靠性。在超高速信號(hào)處理和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用。硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。VHDL是硬件描述語言的幾種代表性語言的一種。VHDL（Very High Speed Integrated Circuit Hard

27、ware Description Language 即超高速集成電路硬件描述語言）主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，與其它的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。用VHDL設(shè)計(jì)的程序，通過綜合工具產(chǎn)生網(wǎng)表文件，下載到目標(biāo)器件，從而生成硬件電路。VHDL還是一種仿真語言，包括行為仿真、功能仿真和時(shí)序仿真，給系統(tǒng)設(shè)計(jì)各個(gè)階段的可行性做出了決策。2.1.1 FPGA發(fā)展歷程當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路

28、(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器(PROM)、紫外線可擦除只讀存儲(chǔ)器(EPROM)和電可擦除只讀存儲(chǔ)器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單

29、的數(shù)字邏輯功能。其后，出現(xiàn)了一類結(jié)構(gòu)上較復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)。 PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 PAL器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一

30、個(gè)“與”平面和一個(gè)“或”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 PLA器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。 在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工藝，實(shí)現(xiàn)了電可擦除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。 這些早期的PLD器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。 為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。 Altera和Xilinx分別推出了類似于PAL

31、結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex Programmab1e Logic Device)和與標(biāo)準(zhǔn)門陣列類似的FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍廣等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門

32、陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和CPLD器件。FPGA(現(xiàn)場(chǎng)可編程門陣列)與 CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的PAL,GAL等相比較，F(xiàn)PGA的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。盡管FPGA和其它類型PLD的結(jié)構(gòu)各有其特點(diǎn)和長(zhǎng)處，但概括起來，它們是由三大部分組成的：一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心；輸入/輸出塊；連線資源：由各種長(zhǎng)度的連線線段組成，其中

33、也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。FPGA芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點(diǎn)之外，還具有以下幾個(gè)優(yōu)點(diǎn)：（1）隨著VLSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高單一芯片內(nèi)部可以容納上百萬個(gè)晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。（2）FPGA芯片在出廠之前都做過百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投資的風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。所以，F(xiàn)PGA的資金投入小，

34、節(jié)省了許多潛在的花費(fèi)。（3）用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。所以，用FPGA 試制樣片，能以最快的速度占領(lǐng)市場(chǎng)。 FPGA軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA的優(yōu)勢(shì)。電路設(shè)計(jì)人員使用FPGA進(jìn)行電路設(shè)計(jì)時(shí)，不需要具備專門的IC(集成電路)深層次的知識(shí)， FPGA軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場(chǎng)。2.1.2 VHDL語言介紹VHDL主要用于描述數(shù)字系

35、統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口）和內(nèi)部（或稱不可視部分），一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。（1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行

36、為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)設(shè)計(jì)，高速的完成必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)的工程。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.2

37、總體方案設(shè)計(jì)，本次設(shè)計(jì)中高速誤碼測(cè)試系統(tǒng)主要是完成連續(xù)的誤碼測(cè)試工作。硬件系統(tǒng)通過Altera Cyclone EP1C3T144C8作為主控制芯片和數(shù)據(jù)處理芯片，完成連續(xù)信號(hào)的的發(fā)送和接收，通過待測(cè)模塊，在線測(cè)試模塊的誤碼率。圖2-1誤碼檢測(cè)硬件方案由于在FPGA作為主芯片下，F(xiàn)PGA電源要求和外圍電路的電源要求，電源系統(tǒng)的也是設(shè)計(jì)的重點(diǎn);另誤碼測(cè)試系統(tǒng)本身通過LED顯示和控制按鈕獨(dú)立的完成誤碼測(cè)試功能，這些就要求電路設(shè)計(jì)中，包含有測(cè)試接口的設(shè)計(jì)，指示電路的設(shè)計(jì)，通信電路的設(shè)計(jì)等。2.2誤碼率測(cè)試基本原理根據(jù)國(guó)際電信聯(lián)盟電信標(biāo)準(zhǔn)部門 ITU-TG702 建議，比特誤碼率是通信系統(tǒng)性能最基本的

38、測(cè)試，是指在一定的測(cè)試時(shí)間內(nèi)，錯(cuò)誤碼元的數(shù)量與總碼元數(shù)量的比值。表達(dá)式為：誤碼率=誤碼個(gè)數(shù)/碼元總數(shù)串行比特誤碼率測(cè)試儀是一個(gè)功能強(qiáng)大的工具，能夠分析通信行業(yè)中的系統(tǒng)和元器件，是通信以及高速集成電路(ICs)和光子元件設(shè)計(jì)及故障排除的重要工具。其直觀的操作和領(lǐng)先的性能能夠幫助設(shè)計(jì)者快速檢測(cè)系統(tǒng)性能。串行比特誤碼率測(cè)試儀能夠準(zhǔn)確記錄誤碼的個(gè)數(shù)，并分析造成誤碼的原因。誤碼率測(cè)試儀的工作方式主要有幾個(gè)步驟：首先，以某種方法產(chǎn)生與發(fā)送碼組相同的本地碼組，本地碼組與發(fā)送碼組相位相同，將本地碼組作為比對(duì)標(biāo)準(zhǔn)；然后，將本地碼組與接收碼組逐位進(jìn)行比較，并輸出誤碼脈沖信號(hào)，統(tǒng)計(jì)誤碼脈沖個(gè)數(shù)，計(jì)算最終的誤碼率。誤

39、碼測(cè)試的基本原理如圖所示圖2-2 誤碼測(cè)試基本原理圖2-2中的被測(cè)系統(tǒng)包括調(diào)制解調(diào)器、傳輸媒質(zhì)以及交換設(shè)備等，是廣義的信道，通過檢測(cè)誤碼可以了解整個(gè)系統(tǒng)的性能。引起誤碼的原因不僅是噪聲干擾和線路的碼間串?dāng)_，還有可能是系統(tǒng)的收發(fā)設(shè)備以及其他部分引起的。由圖2-2知，碼型發(fā)生器和誤碼檢測(cè)器是誤碼測(cè)試儀的發(fā)送和接收部分。碼型發(fā)生器的功能是產(chǎn)生測(cè)試需要的各種序列，然后發(fā)送到被測(cè)設(shè)備，在發(fā)送的同時(shí)，可以插入一定的誤碼到發(fā)送碼中。發(fā)送部分所產(chǎn)生的測(cè)試碼必須是標(biāo)準(zhǔn)的測(cè)試信號(hào)，能夠很好的代替實(shí)際線路中的數(shù)據(jù)。接收部分接收被測(cè)系統(tǒng)發(fā)送回來的數(shù)據(jù)并進(jìn)行預(yù)處理。誤碼檢測(cè)器的作用是產(chǎn)生與發(fā)送端相同的本地?cái)?shù)據(jù)，在接收被

40、測(cè)系統(tǒng)發(fā)送回來的數(shù)據(jù)的同時(shí)啟動(dòng)本地信號(hào)進(jìn)行比對(duì)，并統(tǒng)計(jì)相應(yīng)的誤碼。其比較方法是將碼元進(jìn)行逐位比對(duì)，逐位比對(duì)過程如圖2-3所示。圖2-3 逐位比對(duì)過程由圖2-3可知，采用異或門對(duì)接收序列和測(cè)試儀產(chǎn)生的本地序列進(jìn)行比對(duì)，如果兩序列相同，異或門輸出“0”，如果不同，異或門輸出“1”，同時(shí)記錄1個(gè)誤碼。本設(shè)計(jì)將采用逐位比較的方式，將接收到的數(shù)據(jù)首先存入寄存器中，然后通過接收數(shù)據(jù)提取出同步信號(hào)，控制本地?cái)?shù)據(jù)和接收數(shù)據(jù)逐位進(jìn)行比較，并計(jì)算相應(yīng)的誤碼率。2.3偽隨機(jī)序列的原理及特點(diǎn)通信系統(tǒng)中，干擾通信質(zhì)量的一個(gè)重要原因就是隨機(jī)噪聲，正因如此，人們很早就關(guān)注隨機(jī)噪聲。如果一個(gè)信道中具有隨機(jī)噪聲，那么就會(huì)使模擬

41、信號(hào)的輸出產(chǎn)生失真現(xiàn)象，數(shù)字信號(hào)的解調(diào)輸出出現(xiàn)誤碼現(xiàn)象，而且噪聲的存在會(huì)造成信噪比降低，同時(shí)會(huì)限制信道的傳輸容量。對(duì)于隨機(jī)噪聲，我們要采取一定的措施消除或使之減小，但我們也試圖產(chǎn)生隨機(jī)噪聲，并有效的利用隨機(jī)噪聲的特性，使通信更有效。 香農(nóng)編碼理論提出，在信道容量大于信息速率的條件下，一定存在某種編碼方式，如果碼周期足夠長(zhǎng)，就可以將原始的信號(hào)從收到的具有高斯噪聲干擾的信號(hào)中幾乎無誤的復(fù)制出來。香農(nóng)理論同時(shí)指出，在一些特殊的情況下，可以采用具有白噪聲統(tǒng)計(jì)特性的信號(hào)進(jìn)行編碼來提高通信的有效性。白噪聲的瞬時(shí)值符合正態(tài)分布，在較寬的頻帶范圍內(nèi)其功率譜密度都是均勻的，具有很好的相關(guān)特性。 本設(shè)計(jì)采用離線監(jiān)

42、測(cè)方式，所以測(cè)試儀自身必須能夠產(chǎn)生測(cè)試需要的測(cè)試碼，不但要求測(cè)試數(shù)據(jù)有很好的隨機(jī)特性，而且必須便于生成和統(tǒng)計(jì)。在通信工程應(yīng)用中，最常采用的標(biāo)準(zhǔn)偽隨機(jī)序列模式就是最大線性反饋移位寄存器序列(m序列)，它具有很多特性，比如具有能夠使模擬數(shù)據(jù)“0”和“1”保持平衡的能力。較長(zhǎng)的序列可以更好地近似隨機(jī)數(shù)據(jù)，并使設(shè)備測(cè)試更嚴(yán)格。這種數(shù)據(jù)易于產(chǎn)生，可以重復(fù)發(fā)送并能夠進(jìn)行統(tǒng)計(jì)，所以可以用于統(tǒng)計(jì)測(cè)試當(dāng)中。當(dāng)對(duì)m序列本身進(jìn)行比較時(shí)，如果序列有錯(cuò)位，那么將得到50%的誤碼率。偽隨機(jī)序列中包含較多的長(zhǎng)“0”和長(zhǎng)“1”串，能夠很好地對(duì)設(shè)備進(jìn)行壓力測(cè)試。m序列自相關(guān)系數(shù)見式(2-1)，其中n是m序列的長(zhǎng)度。 (2-1)

43、由m序列的自相關(guān)系數(shù)公式可以看出，m序列具有很好的自相關(guān)特性。產(chǎn)生m序列的一般方式是采用線性反饋移位寄存器，通常要求寄存器級(jí)數(shù)盡量少，而且生成的數(shù)據(jù)盡可能長(zhǎng)。如果反饋移位寄存器有n級(jí)，則產(chǎn)生2n-1長(zhǎng)度的周期序列。生成m序列的反饋電路有兩種形式，分別為Galois和Fibonacci線性反饋移位寄存器。Galois和Fibonacci線性反饋移位寄存器原理如圖2-4和2-5所示。圖2-4 Galois 原理圖圖2-5 Fibonacci原理圖其中Ci (i=1，2，n)表示每一級(jí)的反饋系數(shù)，如果Ci=1說明該寄存器有參與反饋；如果Ci=0說明該級(jí)寄存器沒有參與反饋。保證C0和Cn不等于0，如果

44、C0=0就表示移位寄存器沒有反饋，如果Cn=0就表示寄存器變?yōu)閚-1級(jí)或者是更少級(jí)的反饋移位寄存器。 Galois形式每?jī)蓚€(gè)移位寄存器內(nèi)進(jìn)行異或操作，這就使得在節(jié)點(diǎn)增多的情況下，序列的生成速度不會(huì)降低。 Fibonacci方式在寄存器外進(jìn)行異或操作，節(jié)點(diǎn)少時(shí)，會(huì)提高反饋速度，主要是序列同步比較簡(jiǎn)單。 上述反饋移位寄存器是線性遞歸函數(shù)，一旦確定反饋系數(shù)和級(jí)數(shù)之后，就確定了輸出序列的周期和組成方式。m序列的一個(gè)重要特點(diǎn)就是任意一個(gè)m序列的循環(huán)位移同樣是一個(gè)m序列。反饋移位寄存器的級(jí)數(shù)n不同，則m序列的反饋系數(shù)也不同，對(duì)于m序列最重要的是要確定移位寄存器的連接方式。分析兩種形式的反饋移位寄存器，本設(shè)

45、計(jì)采用Fibonacci反饋移位寄存器生成m序列。2.4硬件電路設(shè)計(jì)方案選擇高速誤碼測(cè)試系統(tǒng)的設(shè)計(jì)在現(xiàn)階段有很多的實(shí)現(xiàn)方式，傳統(tǒng)的誤碼測(cè)試是基于軟件模擬，檢測(cè)相當(dāng)耗時(shí)，不適合目前高速數(shù)字通信系統(tǒng)性能，甚至更高速率的測(cè)試。傳統(tǒng)的誤碼測(cè)試方案實(shí)現(xiàn)主要以軟件方式，或者FPGA和單片機(jī)，再者FPGA和外部高速并串芯片實(shí)現(xiàn)，要么速率達(dá)不到要求，要么實(shí)現(xiàn)起來電路設(shè)計(jì)或邏輯設(shè)計(jì)龐大。現(xiàn)今FPGA芯片的的高速發(fā)展，采用FPGA作為系統(tǒng)的核心控制器件。將物理層上的各協(xié)議層的功能集中到FPGA內(nèi)部實(shí)現(xiàn)，提高了系統(tǒng)的集成度，同時(shí)也減少了硬件和軟件設(shè)計(jì)的復(fù)雜度?；贔PGA為核心的誤碼測(cè)試系統(tǒng)設(shè)計(jì)方案，現(xiàn)階段FPGA

46、芯片的的高速發(fā)展，系統(tǒng)具有高集成度和可擴(kuò)展性，并可以隨時(shí)升級(jí)，因此，采用FPGA進(jìn)行誤碼測(cè)試系統(tǒng)硬件設(shè)計(jì)成為最佳選擇。本誤碼測(cè)試系統(tǒng)需要內(nèi)部數(shù)據(jù)并串獲得更高的速率，并且通過外圍電路控制完成數(shù)據(jù)發(fā)送與接收，數(shù)據(jù)通過外部測(cè)試設(shè)備，達(dá)到儀器本身接收端與目標(biāo)碼比對(duì)完成誤碼測(cè)試的功能。在配置 FPGA 時(shí)，能夠創(chuàng)建一個(gè)用作軟件用途的硬件，同時(shí)采用這種方式進(jìn)行連接。隨著先進(jìn)工具的不斷出現(xiàn)，系統(tǒng)設(shè)計(jì)者創(chuàng)建 FPGA 的速度也變得越來越快，而且能夠輕易地將它應(yīng)用到各種場(chǎng)合。FPGA 不同于處理器，它運(yùn)用專用邏輯處理硬件，不需要操作系統(tǒng)。由于 FPGA 采用的是平行的處理路徑的方式，所以即使存在不同的操作也不會(huì)

47、在相同的處理資源上相互爭(zhēng)奪，這就明顯使處理速度大大提高，如果要在不同速率下同時(shí)運(yùn)行多個(gè)控制回路，采用一個(gè) FPGA 設(shè)備就可以實(shí)現(xiàn)。而且 FPGA 的可重構(gòu)性，使設(shè)計(jì)的靈活性大大提高。3.功能設(shè)計(jì)本章具體介紹誤碼率測(cè)試儀的基本功能的設(shè)計(jì)方法以及各部分的具體電路設(shè)計(jì)。主要包括 FPGA 內(nèi)部的碼型發(fā)生單元，誤碼插入單元、誤碼檢測(cè)單元，同步單元，誤碼計(jì)數(shù)單元，模擬信道單元和顯示單元組成。3.1基本功能設(shè)計(jì)本節(jié)將介紹各個(gè)功能模塊的功能和實(shí)現(xiàn)的核心代碼等。3.1.1偽隨機(jī)碼型發(fā)生單元設(shè)計(jì)碼型發(fā)生單元主要描述的是偽隨機(jī)序列產(chǎn)生模塊，偽隨機(jī)序列產(chǎn)生有兩種方式：串行和并行。本節(jié)主要研究串行偽隨機(jī)序列的產(chǎn)生方

48、法，編寫偽隨機(jī)序列的產(chǎn)生代碼。（1）串行 m 序列生成模塊串行方式生成的m序列可以用于低速測(cè)試，在低速測(cè)試時(shí)，將測(cè)試數(shù)據(jù)通過接口直接發(fā)送到被測(cè)設(shè)備，不需要經(jīng)過高速收發(fā)器進(jìn)行轉(zhuǎn)換。本設(shè)計(jì)采用線性反饋移位寄存器的方式設(shè)計(jì)m序列生成電路。在設(shè)計(jì)m序列時(shí)，關(guān)鍵是首先要確定寄存器的反饋方式，根據(jù)m序列本原多項(xiàng)式確定本設(shè)計(jì)的不同長(zhǎng)度偽隨機(jī)序列。移位寄存器的連接方式見表3-1。表3-1 移位寄存器連接方式以27-1偽隨機(jī)序列為例，介紹串行m序列的生成方法。由表3-1可知，27-1偽隨機(jī)序列的本原多項(xiàng)式為f ( x)=1+x6+x7，表示寄存器的第七級(jí)和第六級(jí)參與反饋，其VHDL核心代碼如下：3.1.2誤碼插

49、入單元誤碼插入單元主要實(shí)現(xiàn)在發(fā)送碼中插入一定的誤碼，可以實(shí)現(xiàn)單一誤碼插入或者是插入一定比例的誤碼，插入一個(gè)誤碼的原理主要是對(duì)一個(gè)正確的碼元取反，就是在隨機(jī)序列產(chǎn)生模塊的輸出端設(shè)計(jì)一個(gè)取反電路，當(dāng)選擇插入一個(gè)誤碼時(shí)，取反電路開始工作，插入一個(gè)誤碼。 也可以在發(fā)從的碼中插入一定比例的誤碼，其VHDL核心代碼如下：process(clk)beginif rising_edge(clk)then case cnt_m is-取反12位when 11 =>m_o<=not m_i;when 33 =>m_o<=not m_i;when 55=>m_o<=not m_i

50、;when 88 =>m_o<=not m_i;when 111 =>m_o<=not m_i;when 133 =>m_o<=not m_i;when 155 =>m_o<=not m_i;when 166 =>m_o<=not m_i;when 199 =>m_o<=not m_i;when 211 =>m_o<=not m_i;when 233 =>m_o<=not m_i;when 245 =>m_o<=not m_i;when others=>m_o<=m_i;en

51、d case;end if;end process;3.1.3誤碼檢測(cè)單元設(shè)計(jì)誤碼檢測(cè)單元及誤碼統(tǒng)計(jì)模塊集成在一個(gè)模塊里。同步信號(hào)提取及狀態(tài)檢測(cè)是誤碼統(tǒng)計(jì)的前提，該部分將在接下來進(jìn)行介紹。誤碼統(tǒng)計(jì)模塊統(tǒng)計(jì)誤碼個(gè)數(shù)。本節(jié)主要設(shè)計(jì)誤碼檢測(cè)單元的各部分邏輯模塊。下面是本模塊的核心代碼。process(clk，rst，start)beginif rst='0'thenm<=0;cnt<=1;elsif rising_edge(clk)thenif start='0' thenm<=0;cnt<=1;else-同步成功使能有效時(shí)if cnt>

52、=255 then-循環(huán)255個(gè)時(shí)鐘周期內(nèi)，對(duì)比接收和本地M序列，統(tǒng)計(jì)誤碼數(shù)err_cnt<=m;cnt<=1;m<=0;elsecnt<=cnt+1;end if;if m_1 /= m_loc then-對(duì)比不相同，誤碼數(shù)+1m<=m+1;end if;end if;end if;end process;3.1.4同步模塊在接收端，要產(chǎn)生與發(fā)送端相同的 m 序列，然后進(jìn)行兩列數(shù)據(jù)的對(duì)比統(tǒng)計(jì)，這就要求兩列數(shù)據(jù)具有相同的時(shí)鐘控制，以保證數(shù)據(jù)相位的一致性和狀態(tài)的一致性。在串行測(cè)試時(shí)，采用數(shù)字鎖相環(huán)的方式提取出同步信號(hào)，同步信號(hào)同時(shí)控制本地 m 序列生成模塊以及誤碼檢

53、測(cè)的其他模塊工作。本模塊采用了狀態(tài)機(jī)進(jìn)行功能實(shí)現(xiàn)，其狀態(tài)轉(zhuǎn)移圖如下圖3-1 狀態(tài)關(guān)系轉(zhuǎn)移圖在該模塊中，st0為初始狀態(tài)，對(duì)收到的一串碼和本地產(chǎn)生的偽隨機(jī)碼進(jìn)行比對(duì)，如果連續(xù)的7個(gè)碼中誤碼數(shù)不超過3個(gè)就認(rèn)為本地的碼和接受到的碼已經(jīng)同步，可以進(jìn)行誤碼計(jì)數(shù)。St1的功能是比對(duì)本地和接收到的碼，對(duì)其進(jìn)行計(jì)數(shù)，用于st2判斷誤碼的個(gè)數(shù)，st3是本地碼和接收碼未同步，對(duì)本地碼進(jìn)行暫停一個(gè)周期，加快對(duì)同步的檢測(cè)。3.1.5顯示模塊該顯示模塊是對(duì)255個(gè)時(shí)鐘周期內(nèi)的誤碼個(gè)數(shù)進(jìn)行顯示，通過部分使用的是8段數(shù)碼管，顯示的有效值是誤碼的個(gè)數(shù)。該核心代碼包括數(shù)碼管的掃描，有效位數(shù)的提取等核心程序。其代碼如下proce

54、ss(clk)variable m: integer range 0 to 24999;begin if rising_edge(clk)then-產(chǎn)生數(shù)碼管顯示使能跳轉(zhuǎn)時(shí)鐘if m=24999 then m:=0;clk_1k<=not clk_1k;elsem:=m+1;end if;end if;end process;-process(clk，rst，err_cnt)beginif rst='0'thend3<=0;d2<=0;d1<=0;err<=err_cnt;-載入誤碼數(shù)elsif rising_edge(clk)then-提取各位顯

55、示數(shù)據(jù)if err>=100 thenerr<=err-100;d3<=d3+1;elseif err>=10 thenerr<=err-10;d2<=d2+1;else-err<=err_cnt;d1<=err;end if;end if;end if;end process;-process(clk_1k)beginif rising_edge(clk_1k)thenif cnt=3 thencnt<=1;elsecnt<=cnt+1;end if;end if;end process;-process(clk)beginif rising_edge(clk)then case cnt iswhen 3=> scan<="011" data<