可變量程數(shù)字頻率計(jì)(1)

1、現(xiàn)代電子學(xué)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)題目： 可變量程數(shù)字頻率計(jì) 姓 名： 年 級(jí)： 2012級(jí) 指導(dǎo)教師： 完成日期： 2015年7月14日 原創(chuàng)性聲明本人聲明本實(shí)驗(yàn)報(bào)告涉及的電路圖、程序代碼均為自己設(shè)計(jì)，沒(méi)有抄襲他人的成果。特此聲明！ 聲明人： 目 錄1、實(shí)驗(yàn)?zāi)康? 1 -2、 實(shí)驗(yàn)要求- 1 -3、實(shí)驗(yàn)原理及內(nèi)容- 1 -3.1 實(shí)驗(yàn)的總體結(jié)構(gòu)- 1 -3.2 實(shí)驗(yàn)的理論基礎(chǔ)和原理- 2 -3.3 實(shí)驗(yàn)需要解決的關(guān)鍵問(wèn)題- 3 -4、實(shí)驗(yàn)設(shè)計(jì)與測(cè)試- 3 -4.1 硬件設(shè)計(jì)- 3 -4.2 硬件測(cè)試- 5 -4.3 軟件設(shè)計(jì)- 8 -4.4 軟件測(cè)試- 19 -4.5 總體測(cè)試- 20 -5 實(shí)驗(yàn)結(jié)論與

2、測(cè)試- 21 -參考文獻(xiàn)- 23 -1、實(shí)驗(yàn)?zāi)康恼莆宅F(xiàn)代大規(guī)模集成數(shù)字邏輯電路的應(yīng)用設(shè)計(jì)方法，以及掌握利用計(jì)算機(jī)進(jìn)行電子設(shè)計(jì)自動(dòng)化(EDA)的基本方法。2、 實(shí)驗(yàn)要求在實(shí)驗(yàn)板上構(gòu)造一個(gè)五位數(shù)字頻率計(jì)。要求分成四檔測(cè)量范圍， ×l、×10、×100和×l000。在×l檔，測(cè)量范圍為1Hz到99999Hz，余此類推。最高測(cè)量頻率為99999ktiz（×1000檔。實(shí)際上受ispLSI1016器件限制，不可能測(cè)量如此高的頻率）。測(cè)量范圍的選擇由按鍵手控，但要有指示燈顯示。另外，輸入頻率大于實(shí)際量程要有溢出顯示。3、實(shí)驗(yàn)原理及內(nèi)容測(cè)頻率法就是

3、在一定時(shí)間間隔Tw（定義為閘門(mén)時(shí)間）內(nèi)，測(cè)得被測(cè)信號(hào)重復(fù)出現(xiàn)的次數(shù)為Nx，則其頻率可表示為：Fx=Nx/Tw3.1 實(shí)驗(yàn)的總體結(jié)構(gòu)圖1 實(shí)驗(yàn)總體結(jié)構(gòu)框圖3.2 實(shí)驗(yàn)的理論基礎(chǔ)和原理頻率計(jì)的主體部件是一個(gè)帶門(mén)控計(jì)數(shù)端的計(jì)數(shù)器（測(cè)量計(jì)數(shù)器），輸入信號(hào)經(jīng)整形后由此計(jì)數(shù)器計(jì)數(shù)。控制測(cè)量計(jì)數(shù)器的開(kāi)門(mén)計(jì)數(shù)時(shí)間恰好為1秒，則測(cè)量計(jì)數(shù)器的計(jì)數(shù)值就是輸入信號(hào)的頻率?？筛淖冮_(kāi)門(mén)計(jì)數(shù)時(shí)間，即可改變頻率計(jì)的量程。如使開(kāi)門(mén)時(shí)間為0.01秒，則頻率計(jì)的量程為x100，以此類推。 這種頻率計(jì)的測(cè)量精度取決于以下幾個(gè)方面： 閘門(mén)時(shí)間的精度。一般情況下，閘門(mén)脈沖是由石英晶體振蕩器產(chǎn)生的。 由于閘門(mén)與被測(cè)的信號(hào)不同步，在閘門(mén)的開(kāi)

4、啟和關(guān)閉邊沿，會(huì)造成多計(jì)或少計(jì)一個(gè)被測(cè)脈沖。這是這種頻率計(jì)的固有系統(tǒng)誤差（±1個(gè)最低有效數(shù)字）。尤其在測(cè)量較低頻率信號(hào)時(shí)，這種誤差的影響特別明顯。要減小這種誤差，可以加大閘門(mén)時(shí)間。但加大閘門(mén)時(shí)間降低了測(cè)量速度，而且在被測(cè)頻率相當(dāng)?shù)蜁r(shí)，實(shí)際上要單純依靠加大閘門(mén)時(shí)間來(lái)提高精度幾乎是不可能的。例如測(cè)量低到數(shù)赫茲的信號(hào)，要保證4位有效數(shù)字，則閘門(mén)時(shí)間要長(zhǎng)達(dá)10000秒，即三小時(shí)！ 一個(gè)有效的解決辦法是測(cè)量周期，即用被測(cè)信號(hào)作為閘門(mén)，而計(jì)數(shù)器對(duì)內(nèi)部的一個(gè)高速基準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)。這樣由于該基準(zhǔn)信號(hào)頻率較高，相對(duì)來(lái)說(shuō)計(jì)數(shù)值較大，所以閘門(mén)邊沿造成的誤差相對(duì)降低。但這個(gè)方法也有其局限性，主要是由于器件的

5、響應(yīng)速度限制，基準(zhǔn)信號(hào)的頻率不可能無(wú)限升高。因此該方法一般用于測(cè)量較低的頻率。例如，由于器件的速度限制，基準(zhǔn)信號(hào)的最高頻率為50MHz，要求保證有5位有效數(shù)字，則被測(cè)的信號(hào)最高頻率大致為50MHz100000500Hz。在上述方法中，要提高被測(cè)頻率的上限可以采用改良的測(cè)量周期方案。此方案采用若干個(gè)被測(cè)周期作為計(jì)數(shù)閘門(mén)，即先將輸入信號(hào)分頻再作為閘門(mén)脈沖。這樣，由于閘門(mén)時(shí)間相對(duì)增大，可測(cè)量的頻率上限得以提高。若輸入分頻系數(shù)為N，則被測(cè)信號(hào)的頻率上限提高N倍。除此之外，還有其他一些測(cè)量方法。例如可以將上述兩種方法（直接測(cè)頻和測(cè)周期）相互結(jié)合。在本次實(shí)驗(yàn)設(shè)計(jì)中，為簡(jiǎn)單直觀體現(xiàn)實(shí)驗(yàn)結(jié)果，采用直接測(cè)頻的方

6、法。 3.3 實(shí)驗(yàn)需要解決的關(guān)鍵問(wèn)題測(cè)量計(jì)數(shù)器及閘門(mén)計(jì)數(shù)器的設(shè)計(jì)，測(cè)量量程的改變。4、實(shí)驗(yàn)設(shè)計(jì)與測(cè)試4.1 硬件設(shè)計(jì)整體采用GW48-PK2實(shí)驗(yàn)箱。（一）、測(cè)量計(jì)數(shù)器的設(shè)計(jì)由于要求頻率計(jì)為五位，所以測(cè)量計(jì)數(shù)器為一個(gè)五位十進(jìn)制帶計(jì)數(shù)控制端的計(jì)數(shù)器，實(shí)際使用了5個(gè)系統(tǒng)宏單元CDU14。輸入信號(hào)由CLK輸入。計(jì)數(shù)器的使能端EN接閘門(mén)脈沖。另設(shè)一個(gè)溢出寄存器，當(dāng)測(cè)量計(jì)數(shù)器溢出即最后一位產(chǎn)生進(jìn)位時(shí)，該寄存器置1。 （二）、控制脈沖設(shè)計(jì)控制測(cè)量計(jì)數(shù)器的開(kāi)門(mén)計(jì)數(shù)時(shí)間即閘門(mén)脈沖的寬度，可改變頻率計(jì)的量程。為此，設(shè)計(jì)一個(gè)寬度可變（ls、0，1s、001s、0.001s）的閘門(mén)脈沖來(lái)控制測(cè)量計(jì)數(shù)器：閘門(mén)打開(kāi)時(shí)允許

7、計(jì)數(shù)，否則禁止計(jì)數(shù)。當(dāng)閘門(mén)脈沖寬度為ls時(shí)，頻率計(jì)的量程為×1，當(dāng)閘門(mén)脈沖寬度為01s時(shí)，頻率計(jì)的量程為×10，等等。為了保證頻率計(jì)有足夠的顯示時(shí)間，兩次閘門(mén)脈沖之間應(yīng)該有土定的顯示間隔時(shí)間。為了保證測(cè)量計(jì)數(shù)器每次從零開(kāi)始計(jì)數(shù)，在閘門(mén)打開(kāi)之前，要先發(fā)一個(gè)清零脈沖將測(cè)量計(jì)數(shù)器清零。閘門(mén)脈沖、顯示間隔、清零脈沖諸信號(hào)由閘門(mén)計(jì)數(shù)器產(chǎn)生。 （三）、閘門(mén)計(jì)數(shù)器的設(shè)計(jì)首先將12Mhz的晶體振蕩器的振蕩信號(hào)進(jìn)行12000分頻 （由二個(gè)12進(jìn)計(jì)數(shù)器和3個(gè)十進(jìn)計(jì)數(shù)器構(gòu)成），得到1000Hz的基準(zhǔn)脈沖信號(hào)。將這個(gè)基準(zhǔn)信號(hào)作為閘門(mén)計(jì)數(shù)器的CLK。閘門(mén)計(jì)數(shù)器是一個(gè)帶并行加載輸入端的12位計(jì)數(shù)器（由

8、3個(gè)二進(jìn)計(jì)數(shù)器CBU34構(gòu)成），共能計(jì)4096個(gè)數(shù)（O4095）。當(dāng)閘門(mén)計(jì)數(shù)器計(jì)數(shù)到2048時(shí)，閘門(mén)計(jì)數(shù)器的最高位變l，利用這個(gè)最高位作為頻率測(cè)量計(jì)數(shù)器的異步清零信號(hào)，同時(shí)作為閘門(mén)計(jì)數(shù)器的并行加載信號(hào)。在下一個(gè)基準(zhǔn)脈沖信號(hào)來(lái)到時(shí)，閘門(mén)計(jì)數(shù)器將被加載到某個(gè)初始計(jì)數(shù)值。所以該閘門(mén)計(jì)數(shù)器的計(jì)數(shù)值是在初始計(jì)數(shù)值和2048之間循環(huán)。量程的改變是依靠加載不同的初始計(jì)數(shù)值來(lái)實(shí)現(xiàn)的。當(dāng)量程為×1時(shí)，初始計(jì)數(shù)值為24（10241 00024）。當(dāng)量程為×10、×100、×1000時(shí)，相應(yīng)的初始計(jì)數(shù)值為924、1014、1023。這樣，從初始計(jì)數(shù)值到L024的計(jì)數(shù)時(shí)間為閘門(mén)

9、脈沖的寬度，×1為1000ms，×10為100ms，×100、×1000各為10ms和1ms。 從1024到2048為顯示時(shí)間（共計(jì)1024ms）。閘門(mén)計(jì)數(shù)為2048到初始計(jì)數(shù)值的1ms時(shí)間為頻率測(cè)量計(jì)數(shù)器的清零時(shí)間。閘門(mén)脈沖由閘門(mén)計(jì)數(shù)器的次高位輸出，清零脈沖由閘門(mén)計(jì)數(shù)器的最高位輸出。閘門(mén)計(jì)數(shù)器的最高位和次高位輸出信號(hào)波形見(jiàn)圖42。注意，圖中計(jì)數(shù)閘門(mén)的寬度為1024減去初始計(jì)數(shù)值再加一（清零脈沖的寬度），但由于在測(cè)量計(jì)數(shù)器中，清零端的優(yōu)先級(jí)高于計(jì)數(shù)端，實(shí)際計(jì)數(shù)時(shí)間仍然為1024減去初始計(jì)數(shù)值。圖中清零脈沖實(shí)際上也就是閘門(mén)計(jì)數(shù)器的同步加載信號(hào)。這個(gè)脈沖的寬

10、度為一個(gè)時(shí)鐘脈沖的周期。圖1 頻率計(jì)閘門(mén)脈沖波形（四）、量程改變與顯示量程改變信號(hào)由按鍵（KEY3）控制一個(gè)4進(jìn)制計(jì)數(shù)器再加以譯碼，產(chǎn)生4個(gè)量程控制信號(hào)。此4個(gè)信號(hào)送閘門(mén)計(jì)數(shù)器實(shí)現(xiàn)量程改變，并送發(fā)光二極管L4L7顯示量程。由另3個(gè)發(fā)光二極管分別顯示測(cè)量計(jì)數(shù)器溢出、閘門(mén)脈沖和清零脈沖。4.2 硬件測(cè)試本次實(shí)驗(yàn)設(shè)計(jì)采用GW48-PK2實(shí)驗(yàn)箱，EP1C6Q240C8芯片。如圖2所示。圖2 GW48-PK2實(shí)驗(yàn)箱基準(zhǔn)頻率CLK0由實(shí)驗(yàn)箱右下方頻率選擇部分提供，按照設(shè)計(jì)參數(shù)，跳線帽接至50MHz，如圖3所示圖3基準(zhǔn)頻率選擇及接法將實(shí)驗(yàn)箱模式切換至“模式0”，通過(guò)模式選擇按鍵進(jìn)行選擇。將實(shí)驗(yàn)箱控制撥碼開(kāi)關(guān)

11、撥至圖中所示位置。如圖4圖4 實(shí)驗(yàn)箱模式選擇4.3 軟件設(shè)計(jì)1、分頻器部分設(shè)計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FP ISPORT(CLK : IN STD_LOGIC; CLKOUT : OUT STD_LOGIC);END ENTITY;ARCHITECTURE ONE OF FP ISBEGINPROCESS(CLK )VARIABLE M : STD_LOGIC_VECTOR(12 DOWNTO 0);VARIABLE N :STD_LOGIC;BEGINIF

12、CLK'EVENT AND CLK='1' THEN IF M="1011101101111" THEN M:=(OTHERS=>'0'); N:= NOT N; ELSE M:=M+1; END IF;END IF;CLKOUT<=N;END PROCESS;END ARCHITECTURE;2、 定時(shí)信號(hào)模塊timer為產(chǎn)生4 種不同的閘門(mén)信號(hào)，可由3 級(jí)模10 計(jì)數(shù)器對(duì)12MHz 信號(hào)進(jìn)行分頻，利用檔位選擇開(kāi)關(guān)通過(guò)數(shù)據(jù)選擇器MUX41 選擇出相應(yīng)的時(shí)鐘BCLK，原理圖如圖5圖5 定時(shí)信號(hào)模塊原理圖其中計(jì)數(shù)器CNT.v

13、hd LIBRARY IEEE;-分頻USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT IS PORT(FIN: IN STD_LOGIC;FS: OUT STD_LOGIC);END CNT;ARCHITECTURE DIV_ARC OF CNT ISBEGINPROCESS(FIN)VARIABLE CNT: INTEGER RANGE 0 TO 4;VARIABLE X: STD_LOGIC;BEGINIF FIN'EVENT AND FIN='1' THENIF CNT<4 THENCNT:=CNT+1;ELSECNT:=0;X

14、:=NOT X;END IF;END IF;FS<=X;END PROCESS;END DIV_ARC;3、 控制信號(hào)發(fā)生器模塊CONTROL控制信號(hào)發(fā)生器模塊在 EN 為高電平時(shí)，對(duì)待測(cè)信號(hào) Fx 進(jìn)行計(jì)數(shù)，此時(shí)寄存器的使能端 LOAD 為 0；在 EN 跳變?yōu)榈碗娖綍r(shí)，LOAD 發(fā)生正跳變，寄存器鎖存計(jì)數(shù)器的值；在 EN 和 CLR 同時(shí)為低電平時(shí)，計(jì)數(shù)器清零。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CONTROL ISPORT(BCLK: IN STD_LOGIC

15、; EN,CLR,LOAD: OUT STD_LOGIC);END CONTROL;ARCHITECTURE CONTROL_ARC OF CONTROL ISSIGNAL DIV2BCLK: STD_LOGIC; - DIV2BCLK 為BCLK 的二分頻SIGNAL M: STD_LOGIC; BEGINPROCESS(BCLK)BEGINIF BCLK'EVENT AND BCLK='1' THEN DIV2BCLK<=NOT DIV2BCLK;END IF;END PROCESS;PROCESS(BCLK,DIV2BCLK)BEGINIF BCLK=

16、9;0' AND DIV2BCLK='0' THENCLR<='1'ELSECLR<='0'END IF;END PROCESS;EN<=DIV2BCLK;LOAD<=NOT DIV2BCLK;END CONTROL_ARC;4、 十進(jìn)制計(jì)數(shù)器cnt10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK : IN STD_LOGIC;-時(shí)鐘輸入端、清零端、使能端 CLR :

17、IN STD_LOGIC; EN : IN STD_LOGIC; C : OUT STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SSS : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG : OUT STD_LOGIC); END ENTITY;ARCHITECTURE ONE OF CNT10 ISBEGINPROCESS(CLK,EN,CLR)VARIABLE M : STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE N : STD_LOGIC;BEGINIF CLR='1&

18、#39; THEN M:=(OTHERS=>'0');-計(jì)數(shù)器異步復(fù)位 ELSIF EN='1' -檢測(cè)是否允許計(jì)數(shù)THEN IF CLK'EVENT AND CLK='1' -檢測(cè)時(shí)鐘上升沿 THEN IF M="1001" THEN M:="0000" N:='1'-等于9，輸出進(jìn)位信號(hào) ELSE M:=M+1;-大于9，計(jì)數(shù)值清零 N:='0' END IF; END IF;END IF;Y<=M;C<=N;END PROCESS;END AR

19、CHITECTURE; 原理圖： 5、寄存器模塊REGLIBRARY IEEE;-寄存器模塊USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG ISPORT( LK: IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END REG;ARCHITECTURE ONE OF REG ISBEGIN PROCESS(LK,DIN)BEGINIF LK'EVENT AND LK='0' THEN DOUT<=DIN;-

20、LK 是鎖存信號(hào)，下降沿觸發(fā)END IF;END PROCESS;END ONE; 原理圖： 6、量程切換（手動(dòng)）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY KEY ISPORT(CLK : IN STD_LOGIC; K : IN STD_LOGIC; C1 : OUT STD_LOGIC;-X1 C2 : OUT STD_LOGIC;-X10 C3 : OUT STD_LOGIC;-X100 C4 : OUT STD_LOGIC;-X1000 X1 : OUT STD_LOG

21、IC; X2: OUT STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(9 DOWNTO 0); SSS : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG : OUT STD_LOGIC );END ENTITY;ARCHITECTURE ONE OF KEY ISSIGNAL M : STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL N : STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL C10 : STD_LOGIC;SIGNAL C20 : STD_LOGIC; SIGNAL C30 :

22、 STD_LOGIC; SIGNAL C40 : STD_LOGIC;SIGNAL C50 : STD_LOGIC;SIGNAL C60 : STD_LOGIC;SIGNAL SSS1 : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL FLAG1 : STD_LOGIC;BEGINP1 :PROCESS(CLK,K)-BEGINIF CLK'EVENT AND CLK='1' THENIF N="11" THEN N<="00" ELSE N<=N+1; END IF;END IF;IF K=

23、'1'THEN N<="00"END IF;END PROCESS P1;P2:PROCESS(N)BEGINCASE N ISWHEN "00" => C10<='1'C20<='0'C30<='0'C40<='0'M<="0000011000" ; C50<='0'C60<='0'SSS1<="0001"FLAG1<='0

24、9;WHEN "01" => C10<='0'C20<='1'C30<='0'C40<='0'M<="1110011100" ; C50<='0'C60<='1'WHEN "10" => C10<='0'C20<='0'C30<='1'C40<='0'M<="1111110110&qu

25、ot; ; C50<='1'C60<='0' WHEN "11" => C10<='0'C20<='0'C30<='0'C40<='1'M<="1111111111" ; C50<='1'C60<='1'WHEN OTHERS=> C10<='0'C20<='0'C30<='0'C40<=&#

26、39;0'M<="1111111111" ; C50<='0'C60<='0'END CASE;END PROCESS P2;C1<=C10;C2<=C20;C3<=C30;C4<=C40;Y<=M;X1<=C50;X2<=C60;SSS<=SSS1;FLAG<=FLAG1;END ARCHITECTURE; 7、量程切換（自動(dòng)）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED

27、.ALL;ENTITY KEY ISPORT(CLK : IN STD_LOGIC; K : IN STD_LOGIC; C1 : OUT STD_LOGIC;-X1 C2 : OUT STD_LOGIC;-X10 C3 : OUT STD_LOGIC;-X100 C4 : OUT STD_LOGIC;-X1000 X1 : OUT STD_LOGIC; X2: OUT STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(9 DOWNTO 0); SSS : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG : OUT STD_LOGIC );E

28、ND ENTITY;ARCHITECTURE ONE OF KEY ISSIGNAL M : STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL N : STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL C10 : STD_LOGIC;SIGNAL C20 : STD_LOGIC; SIGNAL C30 : STD_LOGIC; SIGNAL C40 : STD_LOGIC;SIGNAL C50 : STD_LOGIC;SIGNAL C60 : STD_LOGIC;SIGNAL SSS1 : STD_LOGIC_VECTOR(3 DOWNTO 0);S

29、IGNAL FLAG1 : STD_LOGIC;BEGINP1 :PROCESS(CLK,K)-BEGINIF CLK'EVENT AND CLK='1' THENIF N="11" THEN N<="00" ELSE N<=N+1; END IF;END IF;IF K='1'THEN N<="00"END IF;END PROCESS P1;P2:PROCESS(N)BEGINCASE N ISWHEN "00" => C10<='1

30、'C20<='0'C30<='0'C40<='0'M<="0000011000" ; C50<='0'C60<='0'SSS1<="0001"FLAG1<='0'WHEN "01" => C10<='0'C20<='1'C30<='0'C40<='0'M<="111001110

31、0" ; C50<='0'C60<='1'WHEN "10" => C10<='0'C20<='0'C30<='1'C40<='0'M<="1111110110" ; C50<='1'C60<='0' WHEN "11" => C10<='0'C20<='0'C30<='0'C40<='1'M<="1111111111" ; C50<='1'C60<='1'WHEN OTHERS=> C10<='0'C20<='0'C30<='0'C40<='0'M<="1111111111" ; C50<='0'C60<