2022年機械課程設計心得體會

1、高品質文檔2022年機械課程設計心得體會 數字電子技術課程設計報告 一、設計目的 數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的精確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。 數字鐘從原理上講是一種典型的數字電路，其中包括了組合規(guī)律電路和時序電路。 因此，我們此次設計與制做數字鐘就是為了了解數字鐘的原理，從而學會制作數字鐘.而且通過數字鐘的制作進一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及有用方法.且由于數字鐘包括組合規(guī)律電路和時敘電路.通過它可以進一步學習與把握各種組合規(guī)律電路與時序電路的原理與使用方法. 二、設計要求 （1

2、）設計指標 時間以12小時為一個周期； 顯示時、分、秒； 具有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間； 計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時； 為了保證計時的穩(wěn)定及精確須由晶體振蕩器供應表針時間基準信號。 （2）設計要求 畫出電路原理圖（或仿真電路圖）； 元器件及參數選擇； 電路仿真與調試； pcb文件生成與打印輸出。 （3）制作要求自行裝配和調試，并能發(fā)覺問題和解決問題。 （4）編寫設計報告寫出設計與制作的全過程，附上有關資料和圖紙，有心得體會。 三、原理框圖 1數字鐘的構成 數字鐘實際上是一個對標準頻率（1hz）進行計數的計數電路。由于計數的起始時間

3、不行能與標準時間（如北京時間）全都，故需要在電路上加一個校時電路，同時標準的1hz時間信號必需做到精確穩(wěn)定。通常使用石英晶體振蕩器電路構成數字鐘。 （a）數字鐘組成框圖 2晶體振蕩器電路 晶體振蕩器電路給數字鐘供應一個頻率穩(wěn)定精確的32768hz的方波信號，可保證數字鐘的走時精確及穩(wěn)定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。一般輸出為方波的數字式晶體振蕩器電路通常有兩類，一類是用ttl門電路構成；另一類是通過cmos非門構成的電路，本次設計采納了后一種。如圖（b）所示，由cmos非門u1與晶體、電容和電阻構成晶體振蕩器電路，u2實現整形功能，將振蕩器輸出的近似于正弦波

4、的波形轉換為較抱負的方波。輸出反饋電阻r1為非門供應偏置，使電路工作于放大區(qū)域，即非門的功能近似于一個高增益的反相放大器。電容c1、c2與晶體構成一個諧振型網絡，完成對振蕩頻率的掌握功能，同時供應了一個180度相移，從而和非門構成一個正反饋網絡，實現了振蕩器的功能。由于晶體具有較高的頻率穩(wěn)定性及精確性，從而保證了輸出頻率的穩(wěn)定和精確。 （b）cmos晶體振蕩器（仿真電路） 3時間記數電路 一般采納10進制計數器如74hc290、74hc390等來實現時間計數單元的計數功能。本次設計中選擇74hc390。由其內部規(guī)律框圖可知，其為雙2-5-10異步計數器，并每一計數器均有一個異步清零端（高電平有

5、效）。 秒個位計數單元為10進制計數器，無需進制轉換，只需將qa與cpb（下降沿有效）相連即可。cpa（下降沒效）與1hz秒輸入信號相連，q3可作為向上的進位信號與十位計數單元的cpa相連。 秒十位計數單元為6進制計數器，需要進制轉換。將10進制計數器轉換為6進制計數器的電路連接方法如圖2.4所示，其中q2可作為向上的進位信號與分個位的計數單元的cpa相連。 十進制-六進制轉換電路 分個位和分十位計數單元電路結構分別與秒個位和秒十位計數單元完全相同，只不過分個位計數單元的q3作為向上的進位信號應與分十位計數單元的cpa相連，分十位計數單元的q2作為向上的進位信號應與時個位計數單元的cpa相連。

6、 時個位計數單元電路結構仍與秒或個位計數單元相同，但是要求，整個時計數單元應為12進制計數器，不是10的整數倍，因此需將個位和十位計數單元合并為一個整體才能進行12進制轉換。利用1片74hc390實現12進制計數功能的電路如圖（d）所示。 （d）十二進制電路 另外，圖（d）所示電路中，尚余2進制計數單元，正好可作為分頻器2hz輸出信號轉化為1hz信號之用。 4譯碼驅動及顯示單元電路 選擇cd4511作為顯示譯碼電路；選擇led數碼管作為顯示單元電路。由cd4511把輸進來的二進制信號翻譯成十進制數字，再由數碼管顯示出來。這里的led數碼管是采納共陰的方法連接的。 計數器實現了對時間的累計并以8

7、421bcd碼的形式輸送到cd4511芯片，再由4511芯片把bcd碼轉變?yōu)槭M制數碼送到數碼管中顯示出來。 5校時電路 數字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數通路，并采納正常計時信號與校正信號可以隨時切換的電路接入其中。即為用coms與或非門實現的時或分校時電路，in1端與低位的進位信號相連；in2端與校正信號相連，校正信號可直接取自分頻器產生的1hz或2hz（不行太高或太低）信號；輸出端則與分或時個位計時輸入端相連。當開關打向下時，因為校正信號和0相與的輸出為0，而開關的另一端接高電平，正常輸入信號可以順當通過與或門，故校時電路處于正常計時狀態(tài)；當開關打向上時

8、，狀況正好與上述相反，這時校時電路處于校時狀態(tài)。 實際使用時，因為電路開關存在抖動問題，所以一般會接一個rs觸發(fā)器構成開關消抖動電路，所以整個較時電路就如圖（f）。 （f）帶有消抖電路的校正電路 6整點報時電路 電路應在整點前10秒鐘內開頭整點報時，即當時間在59分50秒到59分59秒期間時，報時電路報時掌握信號。 當時間在59分50秒到59分59秒期間時，分十位、分個位和秒十位均保持不變，分別為5、9和5，因此可將分計數器十位的qc和qa、個位的qd和qa及秒計數器十位的qc和qa相與，從而產生報時掌握信號。 報時電路可選74hc30來構成。74hc30為8輸入與非門。 四、元器件 1四連面

9、包板1塊（編號a45） 2鑷子1把 3剪刀1把 4共陰八段數碼管6個 5網絡線2米/人 6cd4511集成塊6塊 7cd4060集成塊1塊 874hc390集成塊3塊 974hc51集成塊1塊 1074hc00集成塊4塊 1174hc30集成塊1塊 1210m電阻5個 13500電阻14個 1430p電容2個 1532.768k時鐘晶體1個 16蜂鳴器10個（每班） 1）芯片連接圖 1)74hc00d2)cd4511 3)74hc390d4)74hc51d 2面包板的介紹 面包板一塊總共由五部分組成，一豎四橫，面包板本身就是一種免焊電板。 面包板的樣式是： 面包板的留意事項： 1面包板旁一般附

10、有香蕉插座，用來輸入電壓、信號及接地。 2上圖中連著的黑線表示插孔是相通的。 3拉線時，盡量將線緊貼面包板，把線成直角，避開交叉，也不要跨越元件。 4面包板使用久后，有時插孔間連接銅線會發(fā)生脫落現象，此時要將此排插孔做記號。并不再使用。 五、各功能塊電路圖 數字鐘從原理上講是一種典型的數字電路，可以由很多中小規(guī)模集成電路組成，所以可以分成很多獨立的電路。 （一）六進制電路 由74hc390、7400、數碼管與4511組成，電路如圖一。 （二）十進制電路 由74hc390、7400、數碼管與4511組成，電路如圖二。 （三）六十進制電路 由兩個數碼管、兩4511、一個74hc390與一個7400

11、芯片組成，電路如圖三。 （四）雙六十進制電路 由2個六十進制連接而成，把分個位的輸入信號與秒十位的qc相連，使其產生進位，電路圖如圖四。 （五）時間計數電路 由1個十二進制電路、2個六十進制電路組成，因上面已有一個雙六十電路，只要把它與十二進制電路相連即可，具體電路見圖五。 （六）校正電路 由74ch51d、74hc00d與電阻組成，校正電路有分校正和時校正兩部分，電路如圖六。 （七）晶體振蕩電路 由晶體與2個30pf電容、1個4060、一個10兆的電阻組成，芯片3腳輸出2hz的方波信號，電路如圖七。 （八）整點報時電路 由74hc30d和蜂鳴器組成，當時間在59:50到59:59時，蜂鳴報時

12、，電路如圖八。 六、總接線元件布局簡圖 整個數字鐘由時間計數電路、晶體振蕩電路、校正電路、整點報時電路組成。 其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時，其不會產生向時進位，而分與時的校位是分開的，而校正電路也是一個獨立的電路。 電路的信號輸入由晶振電路產生，并輸入各電路。 簡圖如圖九。 七、芯片連接總圖 因仿真與實際元件上的差異，所以在原有的簡圖的基礎上，又按實際布局畫了這張按實際芯片布局的接線圖，如圖十。 八、總結 1試驗過程中遇到的問題及解決方法 面包板測試 測試面包板各觸點是否接通。 七段顯示器與七段譯碼器的

13、測量 把顯示器與cd4511相連，第一次接時，數碼管完全沒有顯示數字，檢查后發(fā)覺是數碼管未接地而造成的，接地后發(fā)覺還是無法正確顯示數字，用萬用表檢測后，發(fā)覺是因芯片引腳有些接觸不良而造成的，所以確認芯片是否接觸良好是特別重要的一件事。 時間計數電路的連接與測試 六進制、十進制都沒有什么大的問題，只是芯片引腳的老問題，只要重新插過芯片就可以解決了。但在六十進制時，按圖接線后發(fā)覺，顯示器上的數字總是100進制的，而不是六十進制，檢測后發(fā)覺無論是線路的連通還是芯片的接觸都沒有問題。最終，在重對連線時發(fā)覺是線路接錯引腳造成的，改過之后，顯示就正常了。 校正電路 因上面程因引腳接錯而造成錯誤，所以校正電路是完全根據仿真圖所連的，在測試時，開頭進行時校時時，沒有消失問題，但當進行到分校時時，發(fā)覺計數電路的秒電路開頭亂跳出錯。因此，電路肯定是有地方出錯了，在反復對比后，發(fā)覺是因為在接入校正電路時忘了把秒十位和分個位之間的連線拿掉而造成的，因此，在接線時肯定要留意把不要的多余的線拿掉。 2設計體會 通過這次對數字鐘的設計與制作，讓我了解了設計電路的程序，也讓我了解了關于數字鐘的原理與設計理念，要設計一個電路總要先用仿真仿真勝利之后才實際接線的。但是最終的成品卻不肯定與仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。而且，在仿真