三維集成電路概述

1、第 1 章三維集成電路概述集成電路由一層半導(dǎo)體器件和多層互連線組成。早期提高性能和擴(kuò)展功能的重點(diǎn)都集中在晶體管層面 ,即通過減小特征尺寸(Cr i ti calD i mensi on ) 實(shí)現(xiàn)更高的速度、更低的功耗 ,以及更高的集成度。從年Gor don提出摩爾定律(1 路的集成度以每1965Moor eMoor esL a w ) , 即集成電個(gè)月翻一番的速度提高, 目前復(fù)雜微處理器已經(jīng)集成了超過億個(gè)晶1810體管 。 摩爾定律的發(fā)展是依賴光刻技術(shù)的不斷進(jìn)步和器件的特征尺寸不斷減小而實(shí)現(xiàn)的,即制造更小 尺寸的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Met al - Oxi deS e mi con

2、duct orF i el d-數(shù)量,減小的功耗 ,提Ef f ectT ransi st ors , MO SF ET ) , 提高單位面積的 MO SF E TMO SFE T高工作速度 。 除了光刻技術(shù)的進(jìn)步, 集成電路特征尺寸的不斷減小還依賴于新的制造工藝及新材料的不斷引入, 如圖所示 , 從而維持了集成電路的集成度遵循著摩爾定律在不斷發(fā)展 。1- 1圖集成電路發(fā)展不同技術(shù)節(jié)點(diǎn)引入的新材料和新工藝1- 1從集成電路的發(fā)展歷史來看, 每進(jìn)入一個(gè)新的技術(shù)節(jié)點(diǎn),集成電路的集成度和性能都會(huì)提高- 6 美元 , 這一規(guī)律在技術(shù)50 % 60 % , 而目前每個(gè)晶體管的成本已經(jīng)下降到了1090n

3、m節(jié)點(diǎn)以前尤其明顯。 然而 , 隨著集成電路技術(shù)的不斷發(fā)展, 到以后每一個(gè)技術(shù)節(jié)點(diǎn)卻只能將集成電路的性能提高左右 , 而相對(duì)于45 n m億美元的投資 , 技以后晶圓廠近20 %45n m50術(shù)進(jìn)步所帶來的集成電路性價(jià)比的提高已經(jīng)越來越小。導(dǎo)致這一趨勢(shì)的主要原因包括以下幾個(gè)方面 : 首先 , 依靠光刻技術(shù)不斷進(jìn)步的技術(shù)難度越來越大、成本越來越高, 最終會(huì)導(dǎo)致通過減小特征尺寸提高性能的經(jīng)濟(jì)性不復(fù)存在, 失去集成電路發(fā)展的源動(dòng)力;其次 , 即使光2三維集成技術(shù)刻技術(shù)能夠不斷進(jìn)步, 由于其他工藝水平、材料性質(zhì)和物理規(guī)律的限制, 基于目前場(chǎng)效應(yīng)原理工作的有可能在特征尺寸小于一定極限以后不再有效, 使集

4、成電路的發(fā)展停MOSFET的特征尺寸越來越小, 由于功耗的限制 ,器件時(shí)鐘頻率也會(huì)趨于穩(wěn)滯; 第三,即使MO SFE T定 , 性能難以持續(xù)提高 。 實(shí)際上 , 目前以處理器為代表的集成電路已經(jīng)出現(xiàn)了時(shí)鐘頻率基本停滯的情況 。1 .1集成電路發(fā)展的瓶頸早期的集成電路采用金屬鋁作為導(dǎo)電互連材料。隨著特征尺寸的減小, 鋁在電阻率、電遷移 、可靠性和制造技術(shù)等方面的問題, 使其很難滿足互連線寬不斷減小的要求。年推出銅互連技術(shù) ,并 于年推出世界上第一個(gè)采用銅互連的微處理器1997I B MC1998Po werP750 , 將處理器的速度提高33 % 。 銅的電阻率比鋁約低40 % , 同時(shí)抗電遷移

5、能力更強(qiáng)、更適合線寬減小的需求, 通過研發(fā)的銅大馬士革(I B MDa mascene ) 電鍍技術(shù) 、擴(kuò)散阻擋層和鎢塞技術(shù) , 解決了銅難以刻蝕和擴(kuò)散等問題, 使互連技術(shù)持續(xù)支持摩爾定律的發(fā)展。銅的性能優(yōu)勢(shì)和制造技術(shù)的解決, 使銅在年基本取代了鋁, 成為技術(shù)節(jié)點(diǎn)以后互連的唯一選擇。2004130n m年首次推出銅互連技銅互連的復(fù)雜程度隨著技術(shù)節(jié)點(diǎn)的進(jìn)步而不斷提高。術(shù)時(shí) , 實(shí)現(xiàn)了1997I B M層。 按照多層層銅互連 。 如今 , 復(fù)雜芯片的銅互連已經(jīng)增加到層甚至6, 可以將互連分為連接晶體管的鎢釘層1215銅互連的傳輸距離、中間層局域(局部 ) 互連 , 以及頂部的多層全局互連,如 圖所

6、示。根據(jù)國(guó)際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖(1- 22I nt er nat i o nalTec hnol ogyRoad map ofSe mi conduct or ,I T RS ) 的數(shù)據(jù), 去除全局互連后, 局域互連的密度從年節(jié) 點(diǎn) 的2增 加 到年節(jié) 點(diǎn) 的2200765n m1439 m m/ c m201332 n m3125 m m/ c m , 到2015年時(shí)將達(dá)到2, 導(dǎo)致集成電路的設(shè)計(jì)、制造 、性22n m4545 mm/ c m 。 互連數(shù)量迅速增加能和可靠性都受到嚴(yán)重的影響。例如長(zhǎng)度和延時(shí)的增加使電路同步工作異常困難, 加之高頻串?dāng)_增加, 互連密度劇增, 交叉干擾等因素的影響

7、,造成了目前高集成度電路版圖級(jí)設(shè)計(jì)的主要工作不是如何滿足功能和性能的要求, 而是如何排布這些互連線以避免相互交叉和干擾 , 導(dǎo)致設(shè)計(jì)過于復(fù)雜。這些問題的出現(xiàn), 使互連危機(jī)(集成電路發(fā)展的重要瓶頸 3 I nt er connecti onC ri si s ) 成為限制。圖多層銅互連剖面示意圖和照片1- 2SE M第章三維集成電路概述31互連延遲與數(shù)據(jù)傳輸帶寬隨著集成電路特征尺寸的減小, 晶體管的速度不斷提高, 延遲不斷下降, 功耗不斷減小,但是作為集成電路重要組成的銅互連的延遲、噪聲和功耗卻不斷增加。引起互連問題的主要原因是局域互連特征尺寸的不斷減小和全局互連長(zhǎng)度的不斷增加。在局域互連中,隨

8、著特征尺寸的減小以及銅與擴(kuò)散阻擋層相對(duì)面積比的下降,銅互連的截面積迅速減小, 導(dǎo)致互連的電阻上升, 同時(shí)功率密度的增加引起互連線溫度增加, 這些都導(dǎo)致互連的阻抗增加。更重要的是, 特征尺寸的減小使銅互連中電子在銅晶粒界面和材料界面的電子散射( 晶格散射 )作用增強(qiáng) ,引起銅電阻率的增加,如圖所示 。 由于晶格和界面散射成為電阻率的主要因素, 導(dǎo)致了更大的電阻電容(RC1- 3的數(shù)據(jù) , 局域)銅互連的有效電阻率從年的增加到延遲 。根據(jù) I TRS20073 .51c m2013年的c m ,增加幅度達(dá)到65n m32n m4 .8338 % , 而 1 mm局域互連的延遲從增加到4555s 。

9、890 sp隨著集成電路復(fù)雜度和晶體管數(shù)量的不斷增加p, 導(dǎo)致全局互,芯片的面積也在不斷增加連的長(zhǎng)度也隨之增加, 使全局互連延遲受互連長(zhǎng)度的影響更為嚴(yán)重?；ミB延遲可以近似表示為互連電阻、電容和互連長(zhǎng)度的關(guān)系td2( -)= 0.35RCL1式中 ,t d 是互連的延遲; R C和 L、電容和長(zhǎng)度。1分別是互連的電阻、, 因此全局互連的延遲隨著長(zhǎng)度的增加而迅速增加。由于延遲與互連的長(zhǎng)度成平方關(guān)系隨著特征尺寸的減小, 互連的電容減小極為緩慢, 而不考慮邊界效應(yīng), 技術(shù)節(jié)點(diǎn)每進(jìn)步一代,僅由于尺寸減小而導(dǎo)致電阻至少增大一倍, 因此互連延遲隨著特征尺寸的減小反而不斷增大。 對(duì)于局域互連,因?yàn)槟K的減小導(dǎo)

10、致內(nèi)部局域互連長(zhǎng)度縮短,在一定程度上抵消甚至超越了 RC 延遲 。從工藝代開始 , 互連線延遲的增加量就超過了器件縮小所提升的性180n m能 , 片上互連已經(jīng)開始決定了集成電路的性能4 , 特。當(dāng)互連長(zhǎng)度和密度增加到一定程度時(shí)征尺寸減 小所帶來的速度的增加被互連RC延遲所抵消,如圖所示。標(biāo)準(zhǔn)在工藝節(jié)點(diǎn)時(shí),全局互連線的延時(shí)為1- 4CMOS20 ps ;到 32 n m1m1 m m1ps , 而相應(yīng)的晶體管的延時(shí)為節(jié)點(diǎn)時(shí) , 即使使用銅互連和超低介質(zhì)材料 ,全局互連線的延時(shí)也增加到1129ps , 而相應(yīng)晶體管的延遲卻只有1 mm1ps 。 因此由于全局互連長(zhǎng)度的不斷增加, 引起互連本身的R

11、C 延遲增大 , 影響了芯片速度。圖銅的電阻率隨特征尺寸變化的關(guān)系圖門延遲及互連延遲隨工藝節(jié)點(diǎn)的變化1- 31- 44三維集成技術(shù)目前解決互連延遲的方法是在長(zhǎng)互連中加入緩沖器( 中繼器 ) , 將長(zhǎng)互連分為兩段, 可以將互連的延遲減小一半。 緩沖器引入的延遲較小, 但是卻消耗更多的功耗,并且所需緩沖器的數(shù)量隨著特征尺寸的減小成指數(shù)關(guān)系上升,使緩沖器無法從根本上解決互連所帶來的問題。 互連的延遲是未來集成電路發(fā)展的主要瓶頸和挑戰(zhàn), 需要超低介電常數(shù)介質(zhì)層材料、工藝、設(shè)備等方面都取得突破性的進(jìn)展, 才有可能實(shí)現(xiàn)與目前結(jié)構(gòu)類似的多層金屬互連。然而 , 目前尚未發(fā)現(xiàn)有合適的超低介電常數(shù)材料能滿足制造工

12、藝、可靠性 、電學(xué)和熱力學(xué)性能方面的要求 ,預(yù)測(cè)的超低介電常數(shù)應(yīng)用時(shí)間也因此推遲, 以至于年甚ITRS2008Se mat ech至預(yù)言 , 通過材料選擇解決互連延遲問題的大門已經(jīng)關(guān)閉5 。由于平面子系統(tǒng)間的互連距離過長(zhǎng), 目前通用處理器的速度很大程度上受限于存儲(chǔ)器的帶寬 , 處理器內(nèi)核不得不停下來等待內(nèi)存數(shù)據(jù), 因此存儲(chǔ)器與處理器之間的數(shù)據(jù)傳輸帶寬已經(jīng)成為執(zhí)行大數(shù)據(jù)量任務(wù)時(shí)主要的性能影響因素。目前的解決方法是增加處理器芯片上高速緩存 (Cache ) 的數(shù)量 , 但是目前高速緩存的面積已經(jīng)占處理器總面積的以上 ,極大50 %地增加了處理器的成本。隨著移動(dòng)通信技術(shù)的不斷發(fā)展, 嵌入式閃存和的需

13、要都高達(dá)D RAM以上 , 而目前嵌入式存儲(chǔ)器與邏輯單元之間仍舊為傳統(tǒng)的體系結(jié)構(gòu), 影響了整個(gè)128 M, 占用的芯片面積顯著地增加芯片的成本。即使如系統(tǒng)的性能, 并且隨著大容量?jī)?nèi)存的集成此 , 目前所采用的架構(gòu)仍舊不能滿足處理器對(duì)數(shù)據(jù)傳輸速率的要求, 必須采用更高傳輸帶寬的結(jié)構(gòu) , 才能最大限度地發(fā)揮處理器的性能。功耗功耗是限制集成電路繼續(xù)以摩爾定律持續(xù)發(fā)展的另一關(guān)鍵因素。動(dòng)態(tài)功耗 P可以近似地表示為P = C V 2f(1-2)其中 , 為有效系數(shù) (V 為驅(qū)動(dòng)電壓; f;C為工作頻率為開關(guān)電容, 如柵電容和互連電容Acti vi t y Fact or ) ;。互連延遲的增加一方面嚴(yán)重影

14、響了芯片的速度和性能,而另一方面,由于金屬互連的動(dòng)態(tài)功耗與阻抗以及負(fù)載電容成正比, 因此互連的功耗隨著特征尺寸的減小而迅速增加。同時(shí) , 互連的總長(zhǎng)度以更快的速度增加, 進(jìn)一步加劇了互連功耗的問題。和I B M的研究表明,在節(jié)點(diǎn)時(shí) , 主流高性能微處理器的動(dòng)態(tài)功耗中, 有I nt el是由互連線引起的6 130n m被只占總數(shù)的全局互連所消耗51 %,而互連功耗中的10 %。如果互連技術(shù)沒有根本性的改變 , 到90 %技術(shù)節(jié)點(diǎn)時(shí), 互連所消耗的功耗將驚人地達(dá)到整個(gè)微處理器功耗的80 % 。目前32 n m、中繼器等功能需要的一系列電路模塊為了減小全局互連延遲而引入的重定時(shí), 也會(huì)占用相當(dāng)大的芯

15、片面積和功耗。因此,減小互連功耗已經(jīng)成為降低芯片整體功耗的重要手段。芯片功耗的增加直接導(dǎo)致應(yīng)用功耗的增加。隨著互聯(lián)網(wǎng)和數(shù)據(jù)技術(shù)的發(fā)展, 大型數(shù)據(jù)中心越來越多,而每個(gè)數(shù)據(jù)中心所消耗的電量都是驚人的。例如對(duì)于一臺(tái)刀片式服務(wù)器, 其功耗約為的功率進(jìn)行冷卻, 即每臺(tái)服務(wù)器需要的功耗 。一250 W , 但同時(shí)需要 250 W, 整個(gè)功耗達(dá)到500 W個(gè)中等規(guī)模的數(shù)據(jù)中心包括約萬臺(tái)服務(wù)器715 MW。因此 , 隨著芯片復(fù)雜度和晶體管數(shù)量的不斷增加, 金屬互連的長(zhǎng)度和復(fù)雜度以更快的速度增加 , 加劇了互連延遲和功耗的問題9 ,10 , 增加互連層數(shù), 增加介質(zhì)厚。盡管采用中繼器度和線寬 , 使用超低介電材

16、料等方法可以改善延遲, 但是包括局域互連和全局互連在內(nèi)的互第章 三維集成電路概述51連問題已經(jīng)取代晶體管成為決定集成電路性能的主要因素, 也成為限制未來集成電路發(fā)展的真正的瓶頸, 甚至導(dǎo)致摩爾定律最終也將因?yàn)榛ミB問題而不再有效11 互連 瓶,。為了減小頸對(duì)集成電路發(fā)展的束縛需要在局域互連領(lǐng)域不斷改善銅的電阻率并探索超低介 質(zhì)材料及其集成問題; 需要在全局互連領(lǐng)域?qū)ふ医档突ミB長(zhǎng)度, 提高互連帶寬 ,減小互連延遲的有效方法。這些方法一方面可能減少或者緩解隨著特征尺寸不斷減小而造成的局域互連和全局互連的延遲問題, 另一方面可能通過新的互連架構(gòu)實(shí)現(xiàn)多功能So C的集 成問題 。異質(zhì)芯片的集成1.1.3

17、So C集成電路特別是技術(shù)發(fā)展的典型特點(diǎn)是器件的特征尺寸和集成度按照摩爾定律持續(xù)地等比例縮小CMOS(, 這一繼續(xù)延伸摩爾定律oore ) 的發(fā)展方向使特征尺寸不斷向Mor eM著、和節(jié)點(diǎn)發(fā)展 , 延伸摩爾定律仍是目前半導(dǎo)體產(chǎn)業(yè)的主流, 如圖1- 5所45n m 32 n m22 n m示2。隨著技術(shù)難度 、投資額度的不斷增大,以及功耗和量子效應(yīng)等物理定律決定的發(fā)展極限的迫近 , 近年來出現(xiàn)了超越摩爾定律(構(gòu)和新功能的引入, 實(shí)現(xiàn)芯片的更多功能Mor e t hanM oor e ) 的發(fā)展概念 , 即通過新材料、新結(jié),并嘗試?yán)^續(xù)縮小特征尺寸。在圖所示微電子學(xué)的個(gè)主要發(fā)展方向中, 通過芯片系統(tǒng)

18、技術(shù)(1- 5,So C ) 集成多功能模塊來3S st e m- on-a- Chip提高芯片的綜合信息處理能力, 增加功能 ,y、提高性能并降低成本。這些模塊可能包括邏輯存儲(chǔ)器 、通信 、傳感與執(zhí)行、光電等數(shù)字和模擬電路或其中一部分, 如圖1-6所示。RFME MS, 在提高系統(tǒng)性能, 增加功能的同時(shí)包含的功能復(fù)雜多樣, 也大大地增加了系統(tǒng)的SoC復(fù)雜性 。圖微電子學(xué)和半導(dǎo)體技術(shù)發(fā)展的主要方向和趨勢(shì)1-5概念的提出是基于單芯片的結(jié)構(gòu), 即所有的功能制造在一個(gè)芯片上, 如圖SoC發(fā)展中最大的困難是不同的功能模塊需要采用1- 7 (a ) 所示。然而 ,So C不同的制造工藝, 例如標(biāo)準(zhǔn)工藝等

19、 。 例如對(duì)于無線通信系統(tǒng) ,、,以及 ME MSRFC MOS Si Ge Bi C MO S Bi pol ar Ga As6三維集成技術(shù)采用工藝的制造成本比普通至少高出8 。即便如此, 基于 CMOS的RF-CMOSC MOS15 %模塊的功能仍舊不能滿足需求, 很難在普通硅片上通過減小線寬來提高性能和降低RF, 許多模擬晶體管和無源器件必須保證一成本 。 另外無論采用什么樣特征尺寸的工藝技術(shù)定的尺寸以滿足需要的性能。除了不同功能模塊的制造工藝無法兼容和相互取代以外, 很多功能模塊甚至連襯底材料都不相同。例如為了降低襯底的寄生效應(yīng)和損耗, 高頻器件必須采用特殊的襯底、工藝和材料才能實(shí)現(xiàn)要

20、求的性能; 而在系統(tǒng)中 ,器件結(jié)構(gòu)的多樣性直接導(dǎo)致材料和工藝的多樣性, 難以與真正兼容MEMS。 因此 , 二維平面結(jié)構(gòu)的在實(shí)現(xiàn)過程中遇到制造方面的巨大挑戰(zhàn)CMOS世紀(jì)So C, 使的概念在年代興起后只維持了余年的熱度 ,從世紀(jì)開始衰退SoC209010。21圖廣義的構(gòu)成1- 6SoC圖1- 7與結(jié)構(gòu)示意圖S o CSi P為了解決在制造上 的困難,保留多功能的優(yōu)點(diǎn),系統(tǒng)封裝(st e mi naP ack a e ,So CS世紀(jì)初開始迅速發(fā)展起來。如圖yg是在一個(gè)封裝內(nèi)集成多Si P ) 的概念在 211- 7 (b ) 所示 , Si P大大降低了個(gè)功能芯片 ,芯片之 間通過襯底的引線鍵

21、合進(jìn)行連接。因?yàn)榉中酒圃?的制造難度 , 在獲得多功能和部分性能的同時(shí)Si P, 降低了制造成本并且縮短了產(chǎn)品進(jìn)入市So C年在世界范圍內(nèi)得到重視。然而 ,采用二維平面結(jié)構(gòu)的的模塊場(chǎng)的時(shí)間 , 因此最近10性能的決定性因素。Si P間互連很長(zhǎng) 、集成密度較低 , 成為限制Si P1 .2 三維集成電路互連成為集成電路發(fā)展的瓶頸, 是金屬互連和片上集成目標(biāo)的本質(zhì)決定的。解決互連延遲 ( 特別是全局互連) 對(duì)性能的影響最終只能通過降低互連長(zhǎng)度的途徑來實(shí)現(xiàn)。近年來 ,三維集成技術(shù)(I nt er at i o n ) 的發(fā)展為解決這些瓶頸提供了一個(gè)可能的T hree- Di mensi onalg

22、技術(shù)方案。第章三維集成電路概述71廣義上 , 三維集成是指將電路功能模塊分布在不同的芯片上( 可以是不同功能、不同工藝的芯片 ) , 將這些芯片通過(低溫 )鍵合形成三維堆疊結(jié)構(gòu); 狹義上 , 三維集成除了需要多層芯片構(gòu)成三維堆疊結(jié)構(gòu)外, 還利用穿透襯底的三維垂直互連 (T hr ou gh- Si l i con- Vi a , TS V ) 實(shí)現(xiàn)不同芯片層的器件之間的電學(xué)連接, 共同完成一個(gè)或多個(gè)功能 。 狹義三維集成的基本特征包括多層芯片在垂直方向的堆疊集成, 以及相鄰層之間通過實(shí)現(xiàn)電學(xué)連接 , 如圖所示 。 三維集成的廣T SV1- 8多層芯片之間義定義和狹義定義最大的區(qū)別在于的連接方

23、式, 同時(shí)也將其劃分為封裝領(lǐng)域還是集成電路制造領(lǐng)域。廣義三維集成多屬于封裝領(lǐng)域的圖典型三維集成電路的結(jié)構(gòu)示意圖技術(shù) , 而狹義三維集成屬于集成電路制造領(lǐng)域的技1- 8術(shù)。 本書主要介紹狹義的三維集成技術(shù)。三維集成的優(yōu)點(diǎn)三維集成技術(shù)最本質(zhì)的優(yōu)點(diǎn)是:能夠大幅度地降低全局互連長(zhǎng)度;提高數(shù)據(jù)傳輸帶寬 ;減小芯片面積,提高集成度;實(shí)現(xiàn)異質(zhì)芯片集成1 2 ,13 。 借助這些優(yōu)點(diǎn)使三維集成可以提高集成電路的性能, 降低功耗 , 減小重量和體積。 例如三維集成能夠使系統(tǒng)性能提高以上 14 倍,體積和重量降低150 %, 芯片的集成度與普通封裝形式相比可以提高510倍 ; 而與多模塊芯片封裝(MC M ) 相

24、比 , 體積和重量降低倍1540505 6。 三維集成具有普通二維平面結(jié)構(gòu)無可比擬的優(yōu)點(diǎn), 是集成電路進(jìn)一步發(fā)展和實(shí)現(xiàn)SoC的新方法 , 為系統(tǒng)集成提供了嶄新的思路。預(yù)測(cè)三維集成技術(shù)是避開互連延遲問題使集成電路繼續(xù)保I TRS, 將成為集成電路和發(fā)展的主要方向 。持摩爾定律向前發(fā)展的重要解決方案SoC大幅度減小全局互連長(zhǎng)度、延時(shí)和功耗1 ., 減小互連延遲, 提高系統(tǒng)的集成度三維集成可以大幅度縮短互連長(zhǎng)度12 硅片的厚度可以降低到只有的長(zhǎng)度 ( 通常約。由于每層20 10030 100 m ) 比片上全m , 因此 TS V局互連的長(zhǎng)度(1 mm 1 c m ) 大 幅 度 降 低 了個(gè)數(shù)量級(jí)

25、。如圖所 示 ,以處理器為2 31- 9例 , 如果將處理器的高速緩存分割出來成為獨(dú)立的一層芯片再與邏輯部分三維集成, 可以使全局互連的平均長(zhǎng)度由芯片尺寸的幾毫米甚至1/2 (通常的高度 ( 幾十微米甚至幾微米1c m ) , 縮短到 TSV) 。圖三維集成有效地縮短全局互連線的長(zhǎng)度1- 9互連長(zhǎng)度大幅度降低所帶來的優(yōu)點(diǎn)包括: 更小的互連延遲、更快的速度、更低的寄生效、。根據(jù)互連延遲和功耗與長(zhǎng)度的應(yīng)和噪聲 更小的功耗更高的芯片利用率和更大的集成度關(guān)系 , 全局互連長(zhǎng)度的減小可以大幅度地降低延遲和功耗。因而進(jìn)行三維集成之后, 一個(gè)直觀的結(jié)果就是電路中最長(zhǎng)互連線的長(zhǎng)度將縮短。進(jìn)一步通過建模分析表明

26、, 進(jìn)行三維集成之后 , 長(zhǎng)互連線的數(shù)量減少, 而短互連線的數(shù)量有所增加13 即通過三維集成,使一部分互, 互連線長(zhǎng)度的縮短引起互連延遲的減小,連線變成了短互連線。8三維集成技術(shù)在速度方面 ,的等在年的I EEE II TC和MI TMei ndl2001IEDM究成果表明 , 對(duì)于 n 層的三維集成, 其功耗可以降低到平面電路的n 1 / 2高到 n 3/ 228 % ; 五層堆疊時(shí)。 采用兩層堆疊時(shí) , 全部互連長(zhǎng)度將縮短約短, 即使處理器的運(yùn)行速度接近20 G Hz , 在面積為51 % 。 以處理器為例光通信技術(shù)進(jìn)行數(shù)據(jù)傳輸也需要好幾個(gè)時(shí)鐘周期。 受 RC 延遲的限制國(guó)際會(huì)議上發(fā)表的研

27、, 而工作頻率可以提, 全部互連長(zhǎng)度將縮2 的芯片上采用1c m, 無論中繼器數(shù)目是否經(jīng)過優(yōu)化還是根本就不使用中繼器, 一個(gè)時(shí)鐘周期內(nèi)芯片的通信范圍只能覆蓋整個(gè)芯片的一小部分。當(dāng)采用三維集成時(shí), 由于互連間距足夠小, 一個(gè)時(shí)鐘周期內(nèi)能夠訪問晶體管的數(shù)量大幅度地增加, 從而使系統(tǒng)性能得到大幅度地提升。研究表明 ,三維集成可以通過縮短約的互連長(zhǎng)度 , 使性能提高I nt el的中繼器和約的時(shí)鐘線25 %15 % , 通過減少約 50 %50 %使功耗降低15%。從功耗方面看, 三維集成將成為推動(dòng)集成電路發(fā)展的有力工具。以處理器為例,公司估計(jì) , 采用該公司的? 三維集成Tezzar on以上 。F

28、aSt ackD R AM , 可以將大型數(shù)據(jù)中心所消耗的電量減少的研究表明 ,通過三維集成降低動(dòng)態(tài)功耗, 在給定功耗的情況40 %I B M所示16的研究表下 , 處理器的性能基本以集成層數(shù)的開平方關(guān)系遞增,如圖1- 10明 , 三維集成可以將處理器的工作頻率和性能分別提高。GI T和而同時(shí)功耗下降47.9% 47%,20 %17甚至提出三維集成將像取代雙極型器件一樣,。在這些研究的基礎(chǔ)上,IBMC MOS大幅度地降低集成電路功耗, 為集成電路功耗瓶頸提供有效的解決方案, 如圖所示18 ,191-11。圖三維集成處理器性能與功耗的關(guān)系1- 10圖三維集成為低功耗芯片提供發(fā)展機(jī)遇1-11第1章

29、三維集成電路概述9高帶寬的新架構(gòu)體系2 .個(gè)數(shù)量級(jí)以上 ,以利用高密度的T SV , 三維集成能夠?qū)⒛K間數(shù)據(jù)傳輸?shù)膸捥岣?此大幅度地提高系統(tǒng)速度, 這對(duì)于高性能處理器的發(fā)展是極為重要的。傳統(tǒng)的引線鍵合式封裝 , 能夠?yàn)槊總€(gè)芯片提供幾十到幾百根引線, 倒裝芯片的模式則可以提供幾百甚至上千個(gè)外部互連 ,而三維集成能夠提供密度高達(dá)1056- 2的作為芯片間的互連。當(dāng)然 , 10 c mT SV通信系統(tǒng)或傳感三維集成能夠提供的傳輸帶寬是根據(jù)不同的應(yīng)用而決定的。例如對(duì)于R F器 , 每個(gè)芯片通常只需要數(shù)量不多的幾個(gè)T SV ; 而對(duì)于處理器和存儲(chǔ)器、陣列式傳感器等三維集成可能需要幾萬甚至上百萬的TS

30、V ;其他應(yīng)用比如信號(hào)傳輸、電源調(diào)節(jié)和穩(wěn)定等功能需要的密度介于以上二者之間。TSV, 片外存儲(chǔ)器與處理器之間較低的數(shù)據(jù)傳輸率是限制處理器性能發(fā)展在微處理器領(lǐng)域的主要問題。 因此 , 高性能的處理器都集成有多級(jí)片上緩存(如、和) ,連接片外動(dòng)態(tài)存儲(chǔ)器 ( 主存儲(chǔ)器 ) , 它們與處理器的響應(yīng)時(shí)間分別為L(zhǎng)0 L1L 24、 、和個(gè)時(shí)鐘周期。由于功耗 、成本和技術(shù)的限制,1560250。已經(jīng)很難通過繼續(xù)縮小晶體管的尺寸來提高處理器的時(shí)鐘頻率實(shí)際上 ,從年開始處理器的頻率已經(jīng)進(jìn)入一個(gè)平臺(tái)期, 目前微處理器的發(fā)展趨勢(shì)已由2004。為了提高性能,多核處理器的每一個(gè)內(nèi)核單純追求主頻速度的提高而向多核的方向發(fā)

31、展都需要大量的數(shù)據(jù)進(jìn)行并行運(yùn)算和處理。 同時(shí)核數(shù)的增加需要大量的邏輯與高速緩存之間的數(shù)據(jù)帶寬和大量的I / O接口 , 而由于成本的限制, 處理器內(nèi)部集成的高速緩存容量有限,位或者位 , 即數(shù)據(jù)通信可并且連接邏輯單元和存儲(chǔ)單元之間的數(shù)據(jù)總線寬度通常為以在同一時(shí)間實(shí)現(xiàn)位或者3264, 需要占用更大32位并行 。 如果進(jìn)一步增加數(shù)據(jù)通信的帶寬64由于封裝引腳和整體功耗的限制,處理器與外部存的面積 , 大幅度地增加制造成本。同時(shí),儲(chǔ)器之間的帶寬也是有限的,這已經(jīng)成為發(fā)展的瓶頸之一20核處理器成為數(shù)據(jù)饑餓型處理器CP U。上述因素最終導(dǎo)致多 邏輯單元不斷等待數(shù)據(jù)交換。為了提高高速緩存的數(shù)量和數(shù)據(jù)傳輸帶

32、寬, 只能依靠基于T SV的三維集成系統(tǒng)的架構(gòu) , 使多個(gè)處理器核共享一個(gè)大容量的緩存甚至動(dòng)態(tài)存儲(chǔ)器,實(shí)現(xiàn)多核共享大容量高速緩存和主存儲(chǔ)器的架構(gòu)。 從制造角度看L2, 這種三維結(jié)構(gòu)允許處理器的邏輯電路和高速緩存分別制造 ,可以大大降低成本。高密度的長(zhǎng)度遠(yuǎn)小于平面的二維互連, 因此能夠大幅度地提高邏輯單元T S V由于不同層之間的與存儲(chǔ)單元之間的數(shù)據(jù)傳輸速度。對(duì)于三維集成,只占用很小的面積,的密度可以達(dá)到驚人的每平方厘米上萬個(gè), 而這些可T SVT SVTSV以并行進(jìn)行數(shù)據(jù)傳輸, 從而可以大幅度地提高邏輯單元與存儲(chǔ)單元之間的通信帶寬,提高處理器的性能 。廣義3 .SoC, 使實(shí)現(xiàn)多功能的廣義系統(tǒng)成為可能。由于不同功能的三維集成的異質(zhì)集成能力So C集成電路必須采用不同的工藝制造, 因此平面架構(gòu)的難以真正集成多個(gè)功能模塊。采So C用三維集成,