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1、精選文檔1) 設(shè)計一個四選一的選通器,并說明把握線最少需要幾條?a) 代碼timescale 1ns / 1psmodule mux( input d1, input d2, input d3, input d4, input s1, input s2, output reg y ); always (d1 or d2 or d3 or d4 or s1 or s2) case(s1,s2) 2b00 : y=d1; 2b01 : y=d2; 2b10 : y=d3; 2b11 : y=d4; endcaseendmoduleb) 把握線最少需要2條: s1,s22) 設(shè)計一款32選1的選通器
2、,要求把握線只能有5條。要求:畫出數(shù)字規(guī)律電路圖,有條件的同學(xué)用Verilog語言編程驗證a) 代碼timescale 1ns / 1psmodule mux32( input 31:0data, input 4:0s, output reg y );always(data or s)begin case(s) 5b00000:y=data0; 5b00001:y=data1; 5b00010:y=data2; 5b00011:y=data3; 5b00100:y=data4; 5b00101:y=data5; 5b00110:y=data6; 5b00111:y=data7; 5b01000
3、:y=data8; 5b01001:y=data9; 5b01010:y=data10; 5b01011:y=data11; 5b01100:y=data12; 5b01101:y=data13; 5b01110:y=data14; 5b01111:y=data15; 5b10000:y=data16; 5b10001:y=data17; 5b10010:y=data18; 5b10011:y=data19; 5b10100:y=data20; 5b10101:y=data21; 5b10110:y=data22; 5b10111:y=data23; 5b11000:y=data24; 5b1
4、1001:y=data25; 5b11010:y=data26; 5b11011:y=data27; 5b11100:y=data28; 5b11101:y=data29; 5b11110:y=data30; 5b11111:y=data31; endcaseendendmoduleb) 仿真驗證代碼:timescale 1ns / 1psmodule tb(); reg 31:0data; reg 4:0s; wire y; mux32 M(data,s,y); initial begin data=$random; s=5b00000;/第1位 #20 s=5b00101;/第6位 #20
5、 s=5b01010;/第10位 #20 s=5b11111;/最終一位 end endmoduleS=0,5,10,31時,y分別對應(yīng)data的相應(yīng)位數(shù)上的數(shù)據(jù)。c) 數(shù)字規(guī)律電路圖3) 請說明:2n選1選通器的n條把握線(最簡條件)的規(guī)律設(shè)計有什么規(guī)律,請畫圖或規(guī)律表達(dá)式說明一個2選1選通器有如下的規(guī)律表達(dá)式:4選1選通器的規(guī)律表達(dá)式:以此類推,2n選1選通器的規(guī)律表達(dá)式:總線作業(yè)針對菊花鏈的缺點(不能保證優(yōu)先級的公正性),在共用BR、BS的前提下,提出一種改進(jìn)措施,畫出結(jié)構(gòu)圖并具體解釋。(可以添加若干條連線,但不能設(shè)計成獨(dú)立懇求方式。)結(jié)構(gòu)圖:說明:菊花鏈存在以下缺點:1. 距離CPU最
6、近的設(shè)備具有最高優(yōu)先級,致使距離較遠(yuǎn)的設(shè)備得到授權(quán)的頻次較低,設(shè)備的服務(wù)遲遲得不到響應(yīng)而影響自己的工作效率。2. 由于是信號串行傳輸,所以一旦數(shù)據(jù)鏈路中的某個設(shè)備發(fā)生故障的時候,將造成斷鏈,其后優(yōu)先級較低的設(shè)備就無法正常工作了。改進(jìn)的方法:在保證共用BR、BS的前提下,使用計數(shù)器和譯碼器的組合,讓用戶可以自定義優(yōu)先級的挨次,自行支配頻繁懇求的設(shè)備和不頻繁懇求的設(shè)備的優(yōu)先次序。具體實現(xiàn)方式如下:授權(quán)信號BG接入計數(shù)器和譯碼器的使能端(圖中為EN),表示開頭依據(jù)優(yōu)先級進(jìn)行設(shè)備的授權(quán)。在時鐘的把握下,計數(shù)器開頭計數(shù),計數(shù)結(jié)果由譯碼器譯出,從而實現(xiàn)按挨次逐個輸出端的使能。輸出端口接到與BR_IN共同輸入的與門,來推斷該設(shè)備是否為發(fā)出懇求的設(shè)備,也就是設(shè)備需要懇求(BR_IN為1)并且收到由譯碼器安排的BG信號時,內(nèi)部的觸發(fā)器置1,處理設(shè)備的懇
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