數(shù)字電子技術(shù)課件--第三章 組合邏輯電路

1、一、組合邏輯電路的特點一、組合邏輯電路的特點= F0（I0 , I1, In - - 1）= F1（I0 , I1, In - - 1）= Fm-1（I0 , I1, In - - 1）)( )(nntIFtY 1. 邏輯功能特點邏輯功能特點 電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入 狀態(tài)，而與原來的狀態(tài)無關(guān)。狀態(tài)，而與原來的狀態(tài)無關(guān)。2. 電路結(jié)構(gòu)特點電路結(jié)構(gòu)特點(1) 輸出、輸入之間輸出、輸入之間沒有反饋延遲沒有反饋延遲電路電路(2) 不包含記憶性元件不包含記憶性元件( (觸發(fā)器觸發(fā)器) )，僅由，僅由門電路門電路構(gòu)成構(gòu)成I0I1In-1Y0

2、Y1Ym-1組合邏輯組合邏輯電路電路二、組合電路邏輯功能的表示方法二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達(dá)式，時間圖真值表，卡諾圖，邏輯表達(dá)式，時間圖( (波形圖波形圖) )三、組合電路分類三、組合電路分類 按邏輯功能不同：按邏輯功能不同：加法器加法器 比較器比較器 編碼器編碼器 譯碼器譯碼器 數(shù)據(jù)選擇器和分配器數(shù)據(jù)選擇器和分配器 只讀存儲器只讀存儲器 按開關(guān)元件不同：按開關(guān)元件不同：CMOS TTL 按集成度不同：按集成度不同：SSI MSI LSI VLSI3. 1 組合電路的分析方法和設(shè)計方法組合電路的分析方法和設(shè)計方法3. 1. 1 組合電路的基本分析方法組合電路的基本分

3、析方法一、一、分析方法分析方法邏輯圖邏輯圖邏輯表達(dá)式邏輯表達(dá)式化簡化簡真值表真值表說明功能說明功能分析目的：分析目的： 確定輸入變量不同取值時功能是否滿足要求；確定輸入變量不同取值時功能是否滿足要求； 得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用集成門電路集成門電路 實現(xiàn)；實現(xiàn)； 得到其功能的邏輯描述，以便用于包括該電路的系得到其功能的邏輯描述，以便用于包括該電路的系 統(tǒng)分析。統(tǒng)分析。 變換電路的結(jié)構(gòu)形式變換電路的結(jié)構(gòu)形式( (如：如：與或與或 與非與非-與非與非)；二、二、分析舉例分析舉例 例例 分析圖中所示電路的邏輯功能分析圖中所示電路的邏輯功能CABCBABC

4、AABCY CBAABC CBAABC 表達(dá)式表達(dá)式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能 判斷輸入信號極性是否相同的電路判斷輸入信號極性是否相同的電路 符合電路符合電路YABC&1 解解 例例 3. 1. 1 分析圖中所示電路的邏輯功能，輸入信號分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進(jìn)制代碼。是一組二進(jìn)制代碼。&ABCDY 解解 (1) 逐級寫輸出函數(shù)的邏輯表達(dá)式逐級寫輸出函數(shù)的邏輯表達(dá)式WXBABABAW CWCWCWX DXDXDXY 例例 3. 1.

5、 1 分析圖中所示電路的邏輯功能，輸入信號分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進(jìn)制代碼。是一組二進(jìn)制代碼。&ABCDYWX 解解 (2) 化簡化簡ABCCBACBACBACWCWX BABABABABAW YX DXDAB C DABC DA BCDABCD A B CDABCDABCDABCD 例例 3. 1. 1 分析圖中所示電路的邏輯功能，輸入信號分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進(jìn)制代碼。是一組二進(jìn)制代碼。(3) 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00

6、 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能說明：功能說明：當(dāng)輸入四位代碼中當(dāng)輸入四位代碼中 1 的個數(shù)為的個數(shù)為奇數(shù)奇數(shù)時輸出時輸出為為 1，為，為偶數(shù)偶數(shù)時輸出為時輸出為 0 檢奇電路檢奇電路。 解解 YAB C DABC DA BCDABCDA B CDABCDABCDABCD3.1.2 組合電路的基本設(shè)計方法組合電路的基本設(shè)計方法一、一、設(shè)計方法設(shè)計方法邏輯抽象邏輯抽象列真值表列真值表寫表達(dá)式寫表達(dá)式化簡或變換化簡或變換畫邏輯圖畫邏輯圖

7、邏輯抽象：邏輯抽象： 根據(jù)根據(jù)因果關(guān)系因果關(guān)系確定輸入、輸出變量確定輸入、輸出變量 狀態(tài)賦值狀態(tài)賦值 用用 0 和和 1 表示信號的不同狀態(tài)表示信號的不同狀態(tài) 根據(jù)功能要求列出根據(jù)功能要求列出真值表真值表 根據(jù)所用元器件根據(jù)所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情況將的情況將函數(shù)式進(jìn)行化簡或變換。函數(shù)式進(jìn)行化簡或變換?；喕蜃儞Q：化簡或變換： 設(shè)定變量：設(shè)定變量：二、二、 設(shè)計舉例設(shè)計舉例 例例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。平與三個輸入信號中的多數(shù)電平一致。 解解 輸入輸入 A、

8、B、C ， 輸出輸出 Y 狀態(tài)賦值：狀態(tài)賦值：A、B、C = 0 表示表示 輸入信號為低電平輸入信號為低電平Y(jié) = 0 表示表示 輸入信號中多數(shù)為低電平輸入信號中多數(shù)為低電平(1) 邏輯抽象邏輯抽象A、B、C = 1 表示表示 輸入信號為高電平輸入信號為高電平Y(jié) = 1 表示表示 輸入信號中多數(shù)為高電平輸入信號中多數(shù)為高電平 例例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。平與三個輸入信號中的多數(shù)電平一致。 解解 列真值表列真值表(2)寫輸出表達(dá)式并化簡寫輸出表達(dá)式并化簡ABCCABCBABCAY CABCBABC A

9、BACBC 最簡與或式最簡與或式最簡與非最簡與非-與非式與非式ABACBCY ABACBC ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111二、二、 設(shè)計舉例設(shè)計舉例 例例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。平與三個輸入信號中的多數(shù)電平一致。二、二、設(shè)計舉例設(shè)計舉例 例例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。平與三個輸入信號中的多數(shù)電平一致。 解解 (3) 畫邏輯圖畫邏輯圖

10、用與門和或門實現(xiàn)用與門和或門實現(xiàn)ABACBCY ABYC&ABBC1&AC 用與非門實現(xiàn)用與非門實現(xiàn) ABACBC & 例例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。 解解 (1)邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）Y（黃黃）G（綠綠）Z（有無故障有無故障）1 - 有有0 - 無無列真值表列真值表R Y

11、GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111(2)卡諾圖化簡卡諾圖化簡RYG0100 01 11 1011111YGRGRYGYRZ 例例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個亮，否則視為路。正常情況下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。 解解 YGRGRYGYRZ (3) 畫邏輯圖畫邏輯圖&1&111RGYZ3.2 加法器和數(shù)值比較器加法器和數(shù)值比較器3.2.1 加法器

12、加法器一、半加器和全加器一、半加器和全加器1. 半加器半加器（Half Adder）兩個兩個 1 位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函數(shù)式函數(shù)式BA Ai+Bi = Si (和和) Ci (進(jìn)位進(jìn)位)邏邏輯輯圖圖曾曾用用符符號號國國標(biāo)標(biāo)符符號號半加器半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCiiiiiiBABAS iiiBAC 函函數(shù)數(shù)式式BA 2. 全加器全加器（Full Adder）兩個兩個 1

13、 位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。 Ai + Bi + Ci -1 ( 低位進(jìn)位低位進(jìn)位 ) = Si ( 和和 ) Ci ( 向高位進(jìn)位向高位進(jìn)位 )1 0 1 1 - A 1 1 1 0- B+- 低位進(jìn)位低位進(jìn)位100101111真真值值表表1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 1111- - - - - iiiiiiiiiiiiiCBACBACBACBAC標(biāo)準(zhǔn)標(biāo)準(zhǔn)與或式與或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 1

14、1 00 10 11 1- S高位進(jìn)位高位進(jìn)位0卡諾圖卡諾圖全加器全加器（Full Adder）ABC0100 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11- - - iiiiiiiCBCABAC最簡與或式最簡與或式圈圈 “ 1 ”邏輯圖邏輯圖(a) 用用與門與門、或門或門和和非門非門實現(xiàn)實現(xiàn)曾用符號曾用符號國標(biāo)符號國標(biāo)符號COCISiAiBiCi-1

15、CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11(b) 用用與或非門與或非門和和非門非門實現(xiàn)實現(xiàn)1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC&1&1111CiSiAiBiCi-13. 集成全加器集成全加器TTL：74LS183CMOS：C661雙全加器雙全加器VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1 2 3 4 5 6 714 13 12 11

16、10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 二、加法器二、加法器（Adder）實現(xiàn)多位二進(jìn)制實現(xiàn)多位二進(jìn)制數(shù)相加的電路數(shù)相加的電路1. 4 位串行進(jìn)位加法器位串行進(jìn)位加法器特點：特點：電路簡單，連接方便電路簡單，連接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 傳輸延遲時間傳輸延遲時間 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI2. 超前進(jìn)位加法器超前進(jìn)位加法器 作加法運算時，總

17、進(jìn)位信號由輸入二進(jìn)制數(shù)直接作加法運算時，總進(jìn)位信號由輸入二進(jìn)制數(shù)直接產(chǎn)生。產(chǎn)生。1000000)(- - CBABAC011111)(CBABAC 1000001111)()(- - CBABABABA特點特點優(yōu)點：速度快優(yōu)點：速度快缺點：電路比較復(fù)雜缺點：電路比較復(fù)雜應(yīng)用舉例應(yīng)用舉例8421 BCD 碼碼 余余 3 碼碼1 )(- - iiiiiiCBABAC邏輯結(jié)構(gòu)示意圖邏輯結(jié)構(gòu)示意圖集成芯片集成芯片CMOS：CC4008TTL：74283 74LS283超前進(jìn)位電路超前進(jìn)位電路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI3. 2. 2 數(shù)值比較器數(shù)

18、值比較器（Digital Comparator）一、一、1 位數(shù)值比較器位數(shù)值比較器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函數(shù)式函數(shù)式邏輯圖邏輯圖 用用與非門與非門和和非門非門實現(xiàn)實現(xiàn)Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 1 00= 1 00= 1 00=1 00=0 10 0 01= 0 01= 0 01=0 01B = B3B2B1B0LGM4 4位數(shù)值比較器位數(shù)值比較器A3 B3 A2 B2 A1 B1 A0 B0&1&1&1&1&1

19、&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A0G = (A3 B3)(A2 B2) (A1 B1)(A0 B0)4 位數(shù)值比較器位數(shù)值比較器M = A3B3+ (A3 B3) A2B2 + (A3 B3)(A2 B2) A1 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0L = M+G1 位數(shù)值比較器位數(shù)值比較器3M3G2M2G1M1G0M0GAiMiBiAi BiAiBiLiGiAiBi&1&1&比比 較較 輸輸 入入級級 聯(lián)聯(lián) 輸輸 入入輸輸 出出A3B3A2B2A1B1A0B0ABFA

20、 B 001= 001= 001= 001=001001=010010=100100 100= 100 4 位集成數(shù)值比較器的真值表位集成數(shù)值比較器的真值表級聯(lián)輸入：級聯(lián)輸入：供擴(kuò)展使用，一般接低位芯片的比較輸出，即供擴(kuò)展使用，一般接低位芯片的比較輸出，即 接低位芯片的接低位芯片的 FA B 。擴(kuò)展：擴(kuò)展：級級聯(lián)聯(lián)輸輸入入 集成數(shù)值比較器集成數(shù)值比較器 74LS85 (TTL) 兩片兩片 4 位位數(shù)值比較器數(shù)值比較器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816 15 14 13 1

21、2 11 10 97485 74LS85比較輸出比較輸出1 8 位位數(shù)值比較器數(shù)值比較器低位比較結(jié)果低位比較結(jié)果高位比較結(jié)果高位比較結(jié)果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 CMOS 芯片設(shè)置芯片設(shè)置 A B 只是為了電路對稱，不起判斷作用只是為了電路對稱，不起判斷作用B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成數(shù)值比較器集成數(shù)值比較器 CC15485(CMOS)擴(kuò)展：擴(kuò)展： 兩片兩片4 位位 8 位位VD

22、DA3 B3 FAB FABA BA=BA1VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC14585 C6631低位比較結(jié)果低位比較結(jié)果高位比較結(jié)果高位比較結(jié)果13. 3 編碼器和譯碼器編碼器和譯碼器3. 3. 1 編碼器編碼器（Encoder）編碼：編碼：用文字、符號或者數(shù)字表示特定對象的過程用文字、符號或者數(shù)字表示特定對象的過程（用二進(jìn)制代碼表示不同事物）（用二進(jìn)制代碼表示不同事物）二進(jìn)制編碼器二進(jìn)制編碼器二二十進(jìn)制編碼器十進(jìn)制編碼器分類：分類：普通編碼器普通編碼器優(yōu)先編碼器優(yōu)先編碼器2nn104或或Y1I1Y2YmI2In代代碼碼輸輸出出信信息息輸輸

23、入入編編 碼碼 器器 框框 圖圖一、二進(jìn)制編碼器一、二進(jìn)制編碼器用用 n 位二進(jìn)制代碼對位二進(jìn)制代碼對 N = 2n 個信號進(jìn)行編碼的電路個信號進(jìn)行編碼的電路1. 3 位二進(jìn)制編碼器位二進(jìn)制編碼器(8 線線- 3 線線)編碼表編碼表函函數(shù)數(shù)式式Y(jié)2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7輸輸入入輸輸出出 I0 I7 是一組互相排斥的輸入變是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效量，任何時刻只能有一個端輸入有效信號。信號。輸輸 入入輸輸 出出0 0 00 0 10 1 00 1 11 0 01 0

24、11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二進(jìn)制二進(jìn)制編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I3函數(shù)式函數(shù)式邏輯圖邏輯圖 用用或門或門實現(xiàn)實現(xiàn) 用用與非門與非門實現(xiàn)實現(xiàn)76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y0 Y1 Y2111I7 I6 I5 I4 I3I2 I1I0 &Y0 Y1 Y24567IIII23II01II優(yōu)先編碼：優(yōu)先編碼： 允許幾個信號同時輸入，但只對優(yōu)先級別最允許幾個信號同時輸入，但只對優(yōu)先級別最高高的進(jìn)行編碼。的進(jìn)行編碼。優(yōu)先順序：優(yōu)

25、先順序：I7 I0編碼表編碼表輸輸 入入輸輸 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函數(shù)式函數(shù)式2. 3 位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 輸入輸入輸出輸出為原為原變量變量邏邏輯輯圖圖輸入輸入輸出輸出為反為反變量變量

26、Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I0用用 4 位二進(jìn)制代碼對位二進(jìn)制代碼對 0 9 十個信號進(jìn)行編碼的電路。十個信號進(jìn)行編碼的電路。1. 8421 BCD 編碼器編碼器2. 8421 BCD 優(yōu)先編碼器優(yōu)先編碼器3. 集成集成 10線線 -4線線優(yōu)先編碼器優(yōu)先編碼器（74147 74LS147）三、幾種常用編碼三、幾種常用編碼1. 二二-十進(jìn)制編碼十進(jìn)制編碼8421 碼碼 余余 3 碼碼 2421 碼碼5211 碼碼 余余 3 循環(huán)碼循環(huán)碼 右移循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）循環(huán)碼（反射

27、碼或格雷碼）ISO碼碼ANSCII（ASCII）碼）碼二、二二、二- -十進(jìn)制編碼器十進(jìn)制編碼器2. 其他其他二二-十進(jìn)制十進(jìn)制編碼器編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y33.3.2 譯碼器譯碼器（Decoder）編碼的逆過程，將二進(jìn)制代碼翻譯為原來的含義編碼的逆過程，將二進(jìn)制代碼翻譯為原來的含義一、二進(jìn)制譯碼器一、二進(jìn)制譯碼器(Binary Decoder) 輸入輸入 n 位二位二進(jìn)制代碼進(jìn)制代碼如：如： 2 線線 4 線譯碼器線譯碼器 3 線線 8 線譯碼器線譯碼器4 線線 16 線譯碼器線譯碼器A0Y0A1An-1Y1Ym-1二進(jìn)制二進(jìn)制譯碼器譯碼器輸出輸出 m

28、個個信號信號 m = 2n1. 3位二進(jìn)制譯碼器位二進(jìn)制譯碼器 ( 3 線線 8 線線)真值表真值表函數(shù)式函數(shù)式0127AAAY 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY A0Y0A1A2Y1Y73 位位二進(jìn)制二進(jìn)制譯碼器譯碼器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0

29、0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13 線線 - 8 線譯碼器邏輯圖線譯碼器邏輯圖000 輸出低電平有效輸出低電平有效工作原理：工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112. 集成集成 3 線線 8 線譯碼器線譯碼器 - 74LS138引腳排

30、列圖引腳排列圖功能示意圖功能示意圖321 SSS、輸入選通控制端輸入選通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0 1321 SSS且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二進(jìn)制譯碼器的級聯(lián)二進(jìn)制譯碼器的級聯(lián) 兩片兩片3 線線 8 線線

31、4 線線-16 線線Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有輸出有輸出無輸出無輸出 1禁止禁止工作工作無輸出無輸出有輸出有輸出0 78 15三片三片 3 線線- 8 線線5 線線 - 24 線線34 AA（1）（）（2）（）（3）輸輸 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 00 11 01 1禁禁

32、 禁禁 禁禁全為全為 174LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0Y7 Y774LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138 (2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A41功能特點：功能特點： 輸出端提供全部最小項輸出端提供全部最小項電路特點：電路特點： 與門與門( (原變量輸出原變量輸出) )與非門與非門( (反變量輸出反變量輸出) )4. 二進(jìn)制譯碼器的

33、主要特點二進(jìn)制譯碼器的主要特點二、二二、二-十進(jìn)制譯碼器十進(jìn)制譯碼器(Binary-Coded Decimal Decoder)將將 BCD 碼翻譯成對應(yīng)的碼翻譯成對應(yīng)的十個十個輸出信號輸出信號集成集成 4 線線 10 線線譯碼器：譯碼器： 7442 74LS42半導(dǎo)體顯示半導(dǎo)體顯示(LED)液晶顯示液晶顯示(LCD)共陽極共陽極每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管三、顯示譯碼器三、顯示譯碼器數(shù)碼顯示器數(shù)碼顯示器aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC顯示顯示譯碼器譯碼器共陽共陽YbYcYdYeYfYg000000000010001001010011

34、11001001000110100010101100000110100110001001000100000 低電平低電平驅(qū)動驅(qū)動011100011111000000000010010000100共陰極共陰極abcdefgR+5 VYaA3A2A1A0+VCC顯示顯示譯碼器譯碼器共陰共陰YbYcYdYeYfYg 高電平高電平驅(qū)動驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驅(qū)動共陰極數(shù)碼管的電路驅(qū)動共陰極數(shù)

35、碼管的電路 輸出輸出高電平高電平有效有效YaYbYcYdYeYfYgA3A2A1A011111111111111111111111驅(qū)動共陽極數(shù)碼管的電路驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg 輸出輸出低電平低電平有效有效&1&111&1數(shù)數(shù)據(jù)據(jù)傳傳輸輸方方式式0110發(fā)送發(fā)送0110并行傳送并行傳送0110串行傳送串行傳送并并- -串轉(zhuǎn)換：串轉(zhuǎn)換：數(shù)據(jù)選擇器數(shù)據(jù)選擇器串串- -并轉(zhuǎn)換：并轉(zhuǎn)換：數(shù)據(jù)分配器數(shù)據(jù)分配器3. 4 數(shù)據(jù)選擇器和分配器數(shù)據(jù)選擇器和分配器接收接收0110 在發(fā)送端和接收端不需要在發(fā)送端和接收端不需要數(shù)據(jù)數(shù)據(jù) 并并-串串 或

36、或 串串-并并 轉(zhuǎn)換裝置，轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當(dāng)?shù)课粩?shù)據(jù)各占一條傳輸線，當(dāng)傳送數(shù)據(jù)位數(shù)增多時，成本較高，傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實現(xiàn)。且很難實現(xiàn)。3. 4. 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 ( Data Selector )能夠從能夠從多路多路數(shù)據(jù)輸入中數(shù)據(jù)輸入中選擇一路選擇一路作為輸出的電路作為輸出的電路一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇控制信號選擇控制信號A0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2A11. 邏輯抽象邏輯抽象0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 真值表真值表D

37、1 0 1D2 1 0D3 1 1Y D1D2D32. 邏輯表達(dá)式邏輯表達(dá)式 013012011010AADAADAADAADY 一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2. 邏輯表達(dá)式邏輯表達(dá)式 013012011010AADAADAADAADY 3. 邏輯圖邏輯圖33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3 二、集成數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器1. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器74151 74LS151 74251 74LS251引引腳腳排排列列圖圖功功能能示示意意圖圖選通控制端選通

38、控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 數(shù)據(jù)輸入端數(shù)據(jù)輸入端數(shù)據(jù)輸出端數(shù)據(jù)輸出端、 YY1 0 YY012701210120AAADAAADAAADY ，選擇器被禁止，選擇器被禁止時時當(dāng)當(dāng) 1

39、 S），選擇器被選中（使能，選擇器被選中（使能時時當(dāng)當(dāng) 0 S2. 集成數(shù)據(jù)選擇器的擴(kuò)展集成數(shù)據(jù)選擇器的擴(kuò)展兩片兩片 8 選選 1（74151）16 選選 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 0 四片四片 8 選選 1（74151）32 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器1/2 74LS139SA4A3A2A1A0&Y方法方法 1：

40、74LS139 雙雙 2 線線 - 4 線譯碼器線譯碼器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A1D0S1Y074151 (2)D7A2D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16

41、 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 方法方法 2：74LS153 雙雙 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器34 AA（1） （2） （3） （4）輸出信號輸出信號0 0工工 禁禁 禁禁 禁禁70 DD0 1禁禁 工工 禁禁 禁禁158 DD1 0禁禁 禁禁 工工 禁禁2316 DD1 1禁禁 禁禁 禁禁 工工3124 DD譯譯碼碼器器輸輸出出00 Y01 Y02 Y03 Y方法方法 1：四片四片 8 選選 1（74151）32 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器四路四路 8 位位并行數(shù)據(jù)并行數(shù)據(jù)四片四片8選選1四路四路 1 位位串行數(shù)據(jù)串行數(shù)據(jù)一片一片4選選1一

42、路一路 1 位位串行數(shù)據(jù)串行數(shù)據(jù)（電路略）（電路略）真值表真值表（使用（使用 74LS139 雙雙 2 線線 - 4 線譯碼器）線譯碼器）3. 4. 2 數(shù)據(jù)分配器數(shù)據(jù)分配器 ( Data Demultiplexer )將將 1 路路輸入數(shù)據(jù)，根據(jù)需要分別傳送到輸入數(shù)據(jù)，根據(jù)需要分別傳送到 m 個個輸出端輸出端一、一、1 路路- 4 路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)數(shù)據(jù)輸入輸入數(shù)據(jù)輸出數(shù)據(jù)輸出選擇控制選擇控制0 00 11 01 11A0A3210 YYYYD 0 0 00 D 0 00 0 D 00 0 0 D01AAD 01AAD 01AAD 01AAD &Y0&Y1&

43、Y2&Y31A01A1DDA01 路路-4 路路數(shù)據(jù)分配器數(shù)據(jù)分配器Y0Y3Y1Y2A1真真值值表表函函數(shù)數(shù)式式邏輯圖邏輯圖二、集成數(shù)據(jù)分配器二、集成數(shù)據(jù)分配器用用 3 線線-8 線譯碼器線譯碼器可實現(xiàn)可實現(xiàn) 1 路路-8 路路數(shù)據(jù)分配器數(shù)據(jù)分配器數(shù)據(jù)輸出數(shù)據(jù)輸出 S1 數(shù)據(jù)輸入（數(shù)據(jù)輸入（D） 32使使能能控控制制端端、 SS）數(shù)數(shù)據(jù)據(jù)輸輸出出（ 70DYY地址碼地址碼 數(shù)據(jù)輸入數(shù)據(jù)輸入( (任選一路任選一路) )。實實現(xiàn)現(xiàn)數(shù)數(shù)據(jù)據(jù)分分配配器器的的功功能能時時 , 032 SSS2 數(shù)據(jù)輸入（數(shù)據(jù)輸入（D）數(shù)數(shù)據(jù)據(jù)輸輸出出（ 70DYY 21使使能能控控制制端端、 SS。實實現(xiàn)現(xiàn)數(shù)數(shù)

44、據(jù)據(jù)分分配配器器的的功功能能時時 , 0 , 121 SS74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 5 用用 MSI 實現(xiàn)組合邏輯函數(shù)實現(xiàn)組合邏輯函數(shù)3. 5. 1 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、基本原理和步驟一、基本原理和步驟1. 原理：原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項。例如全部最小項。例如 而任何組合邏輯函數(shù)都可以表示成為最小項之和而任何組合邏輯函數(shù)都可以

45、表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。013012011010AADAADAADAADY 01270120AAADAAADY 4 選選 18 選選 12. 基本步驟基本步驟(1) 根據(jù)根據(jù) n = k - 1 確定數(shù)據(jù)選擇器的規(guī)模和型號確定數(shù)據(jù)選擇器的規(guī)模和型號(n 選擇器選擇器地址碼地址碼，k 函數(shù)的函數(shù)的變量個數(shù)變量個數(shù))(2) 寫出函數(shù)的寫出函數(shù)的標(biāo)準(zhǔn)與或式標(biāo)準(zhǔn)與或式和選擇器和選擇器輸出信號表達(dá)式輸出信號表達(dá)式(3) 對照比較確定選擇器各個輸入變量的表達(dá)式對照比較確定選擇器各個輸入變量的表達(dá)式 (4) 根據(jù)采用的根據(jù)采用的數(shù)據(jù)選擇器數(shù)據(jù)選擇器和和求

46、出的表達(dá)式求出的表達(dá)式畫出連畫出連線圖。線圖。二、應(yīng)用舉例二、應(yīng)用舉例 例例 3.5.1 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解解 (2) 標(biāo)準(zhǔn)與或式標(biāo)準(zhǔn)與或式ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS153數(shù)據(jù)選擇器數(shù)據(jù)選擇器013012011010AADAADAADAADY (3) 確定輸入變量和地址碼的對應(yīng)關(guān)系確定輸入變量和地址碼的對應(yīng)關(guān)系令令 A1 = A, A0 = B01 BAABCBACBAF則則 D0 = 0 D1 =D2 = C D3 = 1方法一：方法一：A

47、BDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 畫連線圖畫連線圖方法二：方法二：FB CY1/2 74LS153D3D2D1D0A1A0ST1A令令 A1 = B, A0 = C二、應(yīng)用舉例二、應(yīng)用舉例 例例 3.5.1 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解解 ACBCABF BCDCBDCBDCBD3210 013012011010AADAADAADAADY BCAABCACBCABF 10 BCACBACBCB則則 D0 = 0 D1 =D2 = A D3 = 1畫連線圖畫連線圖例例 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

48、 mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函數(shù)函數(shù) Z 的標(biāo)準(zhǔn)與或式的標(biāo)準(zhǔn)與或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 選選 1012701210120AAADAAADAAADY (3) 確定輸入變量和地址碼的對應(yīng)關(guān)系確定輸入變量和地址碼的對應(yīng)關(guān)系(1) n = k-1 = 4-1 = 3若令若令A(yù)2 = A, A1= B, A0= C(4) 畫連線圖畫連線圖則則D2=D3 =D4 =1D0= 0用用 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS151ZA B C1DD1D1=DDmDmDmmmmDmZ 7654321

49、11100 mDDDD 765Y 74LS151D7D6D5D4D3D2D1D0A2A1A0S3. 5. 2 用二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù)用二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù)一、基本原理與步驟一、基本原理與步驟1. 基本原理：基本原理：二進(jìn)制譯碼器又叫變量譯碼器或最小項二進(jìn)制譯碼器又叫變量譯碼器或最小項譯碼器譯碼器,它的它的輸出端提供了其輸入變量的輸出端提供了其輸入變量的全部最小項全部最小項。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一個函數(shù)都可以任何一個函數(shù)都可以寫成最小項之和的形式寫成最小項之和的形式74LS138Y0 Y1 Y2 Y3

50、Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2. 基本步驟基本步驟(1) 選擇集成二進(jìn)制譯碼器選擇集成二進(jìn)制譯碼器(2) 寫函數(shù)的標(biāo)準(zhǔn)與非寫函數(shù)的標(biāo)準(zhǔn)與非-與非式與非式(3) 確認(rèn)變量和輸入關(guān)系確認(rèn)變量和輸入關(guān)系例例 用集成譯碼器實現(xiàn)函數(shù)用集成譯碼器實現(xiàn)函數(shù)ACBCABZ (1) 三個輸入變量，三個輸入變量，選選 3 線線 8 線譯碼器線譯碼器 74LS138(2) 函數(shù)的標(biāo)準(zhǔn)與非函數(shù)的標(biāo)準(zhǔn)與非-與非式與非式CBABCACABABCZ 7653mmmm 7653mmmm (4) 畫連線圖畫

51、連線圖 解解 二、應(yīng)用舉例二、應(yīng)用舉例(4) 畫連線圖畫連線圖(3) 確認(rèn)變量和輸入關(guān)系確認(rèn)變量和輸入關(guān)系CABAAA 012 令令7653YYYYZ 解解 CBABCACABABCZ 7653mmmm 則則74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA &ZABC1在輸出端需增加一個與非門在輸出端需增加一個與非門 例例 用集成譯碼器實現(xiàn)函數(shù)用集成譯碼器實現(xiàn)函數(shù)ACBCABZ 選選 3 線線 8 線譯碼器線譯碼器 74LS138例例 3. 5. 2 試用集成譯碼器設(shè)計一個全加器。試用集成譯碼器設(shè)計一個全加器。(1) 選擇譯碼器：選

52、擇譯碼器： 解解 COCISiAiBiCi-1Ci全加器的符號如圖所示全加器的符號如圖所示選選 3 線線 8 線譯碼器線譯碼器 74LS138(2) 寫出函數(shù)的標(biāo)準(zhǔn)與非寫出函數(shù)的標(biāo)準(zhǔn)與非-與非式與非式1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 7421mmmm 7421mmmm 11- - - iiiiiiiCBCABAC1111- - - - - iiiiiiiiiiiiCBACBACBACBA7653mmmm 7653mmmm 例例 3. 5. 2 試用集成譯碼器設(shè)計一個全加器。試用集成譯碼器設(shè)計一個全加器。 解解 COCISiAiBiCi-1Ci(2) 函數(shù)的

53、標(biāo)準(zhǔn)與非函數(shù)的標(biāo)準(zhǔn)與非-與非式與非式選選 3 線線 8 線譯碼器線譯碼器 74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 17421mmmmSi 7653mmmmCi (3) 確認(rèn)表達(dá)式確認(rèn)表達(dá)式1012 - - iiiCABAAAAiBiCi-17421YYYYSi 7653YYYYCi (4) 畫連線圖畫連線圖&Ci&Si3.7 組合電路中的競爭冒險組合電路中的競爭冒險3.7.1 競爭冒險的概念及其產(chǎn)生原因競爭冒險的概念及其產(chǎn)生原因一、競爭冒險的概念一、競爭冒險的概念 在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)

54、時，輸出端可能在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)虛假信號出現(xiàn)虛假信號 過渡干擾脈沖過渡干擾脈沖的現(xiàn)象，叫做競爭冒險。的現(xiàn)象，叫做競爭冒險。二、產(chǎn)生競爭冒險的原因二、產(chǎn)生競爭冒險的原因1. 原因分析原因分析&ABY0110ABY 信號信號 A、B 不可能突變，需要經(jīng)不可能突變，需要經(jīng)歷一段極短的過渡時間。而門電路歷一段極短的過渡時間。而門電路的傳輸時間也各不相同，故當(dāng)?shù)膫鬏敃r間也各不相同，故當(dāng)A、B同時改變狀態(tài)時可能在輸出端產(chǎn)生同時改變狀態(tài)時可能在輸出端產(chǎn)生虛假信號。虛假信號。2. 電路舉例電路舉例&Y3&Y1&Y2&Y0A1B1A 2

55、 位二進(jìn)制譯碼器位二進(jìn)制譯碼器B)(AB)(BA)( BA)(BA 假設(shè)信號假設(shè)信號 A 的變化規(guī)律如的變化規(guī)律如表中所示表中所示A B0 00 11 01 1BA BAAB1 11 00 10 010000001產(chǎn)生干擾脈沖的時間：產(chǎn)生干擾脈沖的時間：10 01 ：、BA01 10 ：、BA3.7.2 消除競爭冒險的方法消除競爭冒險的方法一、引入封鎖脈沖一、引入封鎖脈沖&Y3&Y1&Y2&Y0A1B1P1ABABABP1二、引入選通脈沖二、引入選通脈沖P2P2存在的問題：存在的問題：對封鎖脈沖和選通脈沖的寬度和產(chǎn)生時間有對封鎖脈沖和選通脈沖的寬度和產(chǎn)生時間有嚴(yán)

56、格的要求。嚴(yán)格的要求。三、接入濾波電容三、接入濾波電容CfCf導(dǎo)致輸出波形的邊沿變壞。導(dǎo)致輸出波形的邊沿變壞。四、修改邏輯設(shè)計增加冗余項四、修改邏輯設(shè)計增加冗余項3.7.2 消除競爭冒險的方法消除競爭冒險的方法&ABCAG1G2G4G3Y&G5ABC010001 11 1011100100CAABY 例如：例如：BCCAABY CAABBC由于修改設(shè)計方案得當(dāng)，收到了較好的效果。由于修改設(shè)計方案得當(dāng)，收到了較好的效果。 組合邏輯電路是由各種門電路組成的組合邏輯電路是由各種門電路組成的沒有記憶功沒有記憶功能能的電路。它的特點是任一時刻的輸出信號只取決于的電路。它的特點是任一時刻的

57、輸出信號只取決于該時刻的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。該時刻的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。邏輯圖邏輯圖邏輯表達(dá)式邏輯表達(dá)式化簡化簡真值表真值表說明功能說明功能邏輯抽象邏輯抽象列真值表列真值表寫表達(dá)式寫表達(dá)式化簡或變換化簡或變換畫邏輯圖畫邏輯圖 練習(xí)練習(xí) 寫出圖中所示電路的邏輯表達(dá)式，說明其功能寫出圖中所示電路的邏輯表達(dá)式，說明其功能ABY1111 解解 1. 逐級寫出輸出邏輯表達(dá)式逐級寫出輸出邏輯表達(dá)式BA BAA BAB BABBAAY 2. 化簡化簡)(BABBAAY BAAB 3. 列真值表列真值表BA Y0 00 11 01 110014. 功能功能 輸入信號相同時輸

58、入信號相同時輸出為輸出為1，否則為，否則為0 同或同或。1. 加法器：加法器：實現(xiàn)兩組多位二進(jìn)制數(shù)相加的電路。實現(xiàn)兩組多位二進(jìn)制數(shù)相加的電路。根據(jù)進(jìn)位方式不同，可分為串行進(jìn)位加法根據(jù)進(jìn)位方式不同，可分為串行進(jìn)位加法器和超前進(jìn)位加法器。器和超前進(jìn)位加法器。2. 數(shù)值比較器：數(shù)值比較器： 比較兩組多位二進(jìn)制數(shù)大小的電路。比較兩組多位二進(jìn)制數(shù)大小的電路。集成芯片：集成芯片：74LS183（TTL）、）、C661（CMOS） 雙全加器雙全加器兩片雙全加器（如兩片雙全加器（如74LS183） 四位串行進(jìn)位加法器四位串行進(jìn)位加法器74283、74LS283（TTL）CC4008（CMOS） 四位二進(jìn)制超前

59、進(jìn)位加法器四位二進(jìn)制超前進(jìn)位加法器集成芯片：集成芯片：7485、74L 85（TTL）CC14585、C663（CMOS） 四位數(shù)值比較器四位數(shù)值比較器3. 編碼器：編碼器：將輸入的電平信號編成二進(jìn)制代碼的電路。將輸入的電平信號編成二進(jìn)制代碼的電路。主要包括二進(jìn)制編碼器、二主要包括二進(jìn)制編碼器、二 十進(jìn)制編碼十進(jìn)制編碼器和優(yōu)先編碼器等。器和優(yōu)先編碼器等。4. 譯碼器：譯碼器：將輸入的二進(jìn)制代碼譯成相應(yīng)的電平信號。將輸入的二進(jìn)制代碼譯成相應(yīng)的電平信號。主要包括二進(jìn)制譯碼器、二主要包括二進(jìn)制譯碼器、二 十進(jìn)制譯碼十進(jìn)制譯碼器和顯示譯碼器等。器和顯示譯碼器等。集成芯片：集成芯片：74148、74LS

60、148、74LS348（TTL） 8 線線 3 線優(yōu)先編碼器線優(yōu)先編碼器74147、74LS147（TTL） 10 線線 4 線優(yōu)先編碼器線優(yōu)先編碼器集成芯片：集成芯片：74LS138（TTL） 3線線 8線譯碼器（二進(jìn)制譯碼器）線譯碼器（二進(jìn)制譯碼器）7442、74LS42（TTL） 4線線 10線譯碼器線譯碼器74247、74LS247（TTL） 共陽極顯示譯碼器共陽極顯示譯碼器7448、74248、7449、74249等（等（TTL） 共陰極顯示譯碼器共陰極顯示譯碼器5. 數(shù)據(jù)選擇器：數(shù)據(jù)選擇器：在地址碼的控制下，在同一時間內(nèi)從在地址碼的控制下，在同一時間內(nèi)從多路輸入信號中選擇相應(yīng)的一路信號多路輸入信號中選擇相應(yīng)的一路信號輸出的電路。常用于數(shù)據(jù)傳輸中的并輸出的電路。常用于數(shù)據(jù)傳輸中的并-串轉(zhuǎn)換。串轉(zhuǎn)換。集成芯片：集成芯片：74151、74LS15174251、74LS251（TTL） 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器6. 數(shù)據(jù)分配器：數(shù)據(jù)分配器：在地址碼的控制下，將一路輸入信號在地址碼的控制下，將一路輸入信號傳送到多個輸出端的任何一個輸出端傳送到多個輸出端的任何一個輸出端的電路。常用于數(shù)據(jù)傳輸中的串的電