基于EDA技術(shù)出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)

1、-設(shè)計(jì)題 目 基于EDA技術(shù)出租車(chē)計(jì)費(fèi)器 學(xué)生 王 青 * 1113014114 所在學(xué)院 物理與電信工程學(xué)院 專(zhuān)業(yè)班級(jí) 電子1104班 指導(dǎo)教師 團(tuán)軍 完成地點(diǎn) 校 2021年5月19日. z-基于EDA技術(shù)出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)摘要本文以Altera公司的DE2開(kāi)發(fā)板為中心，Quartus 軟件作為開(kāi)發(fā)平臺(tái)，使用Verilog HDL語(yǔ)言編程，設(shè)計(jì)了一個(gè)出租車(chē)計(jì)費(fèi)的計(jì)費(fèi)器模型。在程序描述的過(guò)程中，用了行為描述方式和構(gòu)造描述方式二種描述方式對(duì)計(jì)費(fèi)器進(jìn)展描述。該計(jì)費(fèi)器能動(dòng)態(tài)掃描電路，將車(chē)費(fèi)和路顯示出來(lái)，各有兩位小數(shù)。整個(gè)自動(dòng)控制系統(tǒng)由三個(gè)主要電路構(gòu)成：里程和車(chē)費(fèi)計(jì)算、譯碼和動(dòng)態(tài)顯示。最后給出了仿真

2、的波形，并硬件實(shí)現(xiàn)。關(guān)鍵字：出租車(chē)計(jì)費(fèi)器，Verilog HDL引言Verilog HDL是一種硬件描述語(yǔ)言HDL:Hardware Discription Language，是一種用文本形式來(lái)描述數(shù)字系統(tǒng)硬件的構(gòu)造和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的?，F(xiàn)在，隨著系統(tǒng)級(jí)FPGA以及片上系統(tǒng)的出現(xiàn)，軟硬件協(xié)同設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)相結(jié)合。隨著出租車(chē)行業(yè)的開(kāi)展，對(duì)出租車(chē)計(jì)費(fèi)器的要求

3、也越來(lái)越高，用戶(hù)不僅要求計(jì)費(fèi)器性能穩(wěn)定計(jì)費(fèi)準(zhǔn)確，而且要求在乘坐出租車(chē)時(shí)，顯示起步價(jià)、行車(chē)?yán)锍潭植?，由自?dòng)計(jì)費(fèi)器自動(dòng)記錄。安裝在與汽車(chē)輪相連接的傳感器在汽車(chē)行進(jìn)時(shí)向自動(dòng)計(jì)費(fèi)器發(fā)送脈沖信號(hào)，在一定的公里數(shù)，按起步價(jià)計(jì)費(fèi)；超過(guò)這一里程后，自動(dòng)計(jì)費(fèi)器按里程計(jì)費(fèi)；超過(guò)一定費(fèi)用后，則則增加里程費(fèi)用；如果停車(chē)等候，則不收費(fèi)。設(shè)計(jì)原理本文設(shè)計(jì)了一個(gè)出租車(chē)計(jì)費(fèi)器的模型，其接口信號(hào)如圖(一) 所示。圖(一)出租車(chē)計(jì)費(fèi)器模型方框圖車(chē)的狀態(tài)由傳感器傳回來(lái)當(dāng)作控制信號(hào)，用控制信號(hào)來(lái)控制計(jì)算里程和車(chē)費(fèi)模塊，然后分別將里程和車(chē)費(fèi)送到譯碼模塊譯碼，輸出的數(shù)據(jù)一起送到動(dòng)態(tài)掃描模塊，由片選信號(hào)控制哪局部譯碼模塊輸出的數(shù)據(jù)用數(shù)碼

4、管顯示。當(dāng)車(chē)啟動(dòng)后，計(jì)算里程和車(chē)費(fèi)模塊就開(kāi)場(chǎng)計(jì)數(shù)，起步價(jià)為6.50元，并在車(chē)行3Km后按2.00元/Km計(jì)費(fèi)，當(dāng)計(jì)費(fèi)器到達(dá)或超過(guò)20元時(shí)，每公里回收50%的車(chē)費(fèi)，車(chē)停頓和暫停時(shí)不計(jì)費(fèi)；然后將里程和車(chē)費(fèi)送到譯碼模塊譯碼和動(dòng)態(tài)顯示模塊動(dòng)態(tài)顯示，最后顯示在七段數(shù)碼管上，動(dòng)態(tài)顯示的時(shí)間間隔為秒鐘。設(shè)計(jì)容一源程序1計(jì)算里程和車(chē)費(fèi)模塊ta*icount本模塊主要是計(jì)算里程和車(chē)費(fèi)。按行駛里程計(jì)費(fèi)，起步價(jià)為6.50元，并在車(chē)行3Km后按2.00元/Km計(jì)費(fèi)，當(dāng)計(jì)費(fèi)器到達(dá)或超過(guò)20元時(shí)，每公里回收50%的車(chē)費(fèi)，車(chē)停頓和暫停時(shí)不計(jì)費(fèi)。在本模塊中，一個(gè)脈沖代表是里程要加100米。計(jì)算里程和車(chē)費(fèi)的模塊的功能構(gòu)造框圖如

5、圖1-1所示。圖1-1 計(jì)算里程和車(chē)費(fèi)模塊的功能構(gòu)造框圖根據(jù)模塊實(shí)現(xiàn)的功能設(shè)計(jì)Verilog HDL源代碼如下：module ta*icount(stop,start,clk,pause,chefei,lucheng);input stop,start,clk,pause;output reg19:0 chefei,lucheng;reg3:0 qijia,danjia;reg12:0ygl;regyglflag;always (posedge clk)beginif(stop = 0)begin danjia=0; qijia=0; ygl=0; lucheng=0;endelse if(s

6、tart = 0)beginchefei=650;lucheng=0;endelse if(start&pause )beginlucheng=lucheng+100;ygl=ygl+100;endif(ygl<1000)yglflag=0;else beginyglflag=1;ygl=0;endif(lucheng>3000)beginif(chefei<2000)beginif(yglflag)chefei=chefei+200;endelse if(chefei>2000)beginif(yglflag)chefei=chefei+300;endende

7、ndendmodule該模塊定義輸入輸出端口如下： clk：全局時(shí)鐘信號(hào)，這里為1Hz的時(shí)鐘。 stop：當(dāng)stop=0時(shí)，車(chē)停頓；stop=1時(shí)，車(chē)沒(méi)停頓。 start： 當(dāng)start= 0時(shí)，車(chē)起動(dòng)，但沒(méi)有走；start= 1時(shí)，車(chē)開(kāi)動(dòng)了。 pause： 當(dāng)pause =0時(shí)，車(chē)暫停；pause =1時(shí)，車(chē)不暫停。 chefei： 表示車(chē)費(fèi)。 lucheng：表示里程。在Altera公司的軟件工具Quartus (Windows *P環(huán)境下)中編譯和波形仿真后得到的波形如圖1-2所示：圖1-2 計(jì)算里程和車(chē)費(fèi)模塊的仿真波形2七段顯示譯碼器模塊ymq8421本模塊主要是將4位二進(jìn)制數(shù)轉(zhuǎn)換為十

8、六進(jìn)制表示。七段顯示譯碼器模塊的功能構(gòu)造框圖如圖2-1所示：圖2-1 七段顯示譯碼器的功能構(gòu)造框圖根據(jù)模塊實(shí)現(xiàn)的功能設(shè)計(jì)Verilog HDL源代碼如下：module ymq8421(a,he*);input3:0 a;output reg6:0 he*;always (a)begincase(a)0 : he*='b1000000;1 : he*='b1111001;2 : he*='b0100100;3 : he*='b0110000;4 : he*='b0011001;5 : he*='b0010010;6 : he*='b0000

9、010;7 : he*='b1111000;8 : he*='b0000000;9 : he*='b0010000;10 : he*='b0001000;11 : he*='b0000011;12 : he*='b1000110;13 : he*='b0100001;14 : he*='b0000110;15 : he*='b0001110;default :he*='b1111111;endcaseendendmodule該程序定義輸入輸出端口如下： a： 輸入的4位二進(jìn)制數(shù)。 he*：輸出的1位十六進(jìn)制數(shù)。在A

10、ltera公司的軟件工具Quartus (Windows *P環(huán)境下)中編譯和波形仿真后得到的波形如圖2-2所示：圖2-2 七顯示譯碼器的仿真波形3動(dòng)態(tài)顯示模塊display本模塊為動(dòng)態(tài)顯示，時(shí)間間隔為秒。動(dòng)態(tài)顯示模塊的功能構(gòu)造框圖如圖3-1所示。圖3-1動(dòng)態(tài)顯示模塊的功能構(gòu)造圖根據(jù)模塊實(shí)現(xiàn)的功能設(shè)計(jì)Verilog HDL源代碼如下：module display(clk,dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7,HE*0,HE*1,HE*2,HE*3);input clk;input6:0dis0,dis1,dis2,dis3,dis4,dis5,dis6

11、,dis7;output reg6:0HE*0,HE*1,HE*2,HE*3;reg2:0T,COUNT;always (posedge clk)case(COUNT)0:beginif(clk)T=T+1;if(T<5)beginHE*0=dis0;HE*1=dis1;HE*2=dis2;HE*3=dis3;endelsebeginT=0;COUNT=5;endend5:beginif(clk)T=T+1;if(T<5)beginHE*0=dis4;HE*1=dis5;HE*2=dis6;HE*3=dis7;endelsebeginT=0;COUNT=0;endendendcas

12、eendmodule該模塊定義輸入輸出端口如下：Clk： 全局時(shí)鐘信號(hào)，這里為1Hz的時(shí)鐘。dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7：譯碼模塊輸出的數(shù)據(jù)。HE*0,HE*1,HE*2,HE*3：七段數(shù)碼管顯示的數(shù)據(jù)。在Altera公司的軟件工具Quartus (Windows *P環(huán)境下)中編譯和波形仿真后得到的波形如圖3-2所示：圖3-2動(dòng)態(tài)顯示的仿真波形4設(shè)計(jì)出租車(chē)計(jì)費(fèi)器電路Verilog HDL具有行為描述和構(gòu)造描述功能。行為描述是對(duì)設(shè)計(jì)電路的邏輯功能的描述，并不用關(guān)心設(shè)計(jì)電路使用哪些元件及這些元件之間的連接關(guān)系。而構(gòu)造描述是對(duì)設(shè)計(jì)電路的構(gòu)造進(jìn)展描述

13、，即描述設(shè)計(jì)電路使用的元件及這些元件之間的連接關(guān)系。本文用行為描述和構(gòu)造描述分別實(shí)現(xiàn)電路系統(tǒng)。4.1 用行為描述實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)器電路系統(tǒng)設(shè)計(jì)用行為描述實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)器電路系統(tǒng)設(shè)計(jì)的源程序如下：module tcout(stop,start,clk,pause,HE*0,HE*1,HE*2,HE*3);input stop,start,clk,pause;output reg6:0HE*0,HE*1,HE*2,HE*3;wire 15:0 chefei,lucheng;wire 6:0 dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7;ta*icount U1(st

14、op,start,clk,pause,chefei,lucheng);ymq8421 U2(chefei3:0,dis0);ymq8421 U3(chefei7:4,dis1);ymq8421 U4(chefei11:8,dis2);ymq8421 U5(chefei15:12,dis3);ymq8421 U6(lucheng3:0,dis4);ymq8421 U7(lucheng7:4,dis5);ymq8421 U8(lucheng11:8,dis6);ymq8421 U9(lucheng15:12,dis7);display U10(clk,dis0,dis1,dis2,dis3,dis

15、4,dis5,dis6,dis7,HE*0,HE*1,HE*2,HE*3);endmodule該程序定義輸入輸出端口如下： clk：全局時(shí)鐘信號(hào)，這里為1Hz的時(shí)鐘。 stop：當(dāng)stop=0時(shí)，車(chē)停頓；stop=1時(shí)，車(chē)沒(méi)停頓。 start： 當(dāng)start= 0時(shí)，車(chē)起動(dòng)，但沒(méi)有走；start= 1時(shí)，車(chē)開(kāi)動(dòng)了。 pause： 當(dāng)pause =0時(shí)，車(chē)暫停；pause =1時(shí)，車(chē)不暫停。HE*0,HE*1,HE*2,HE*3：七段數(shù)碼管顯示的數(shù)據(jù)。在Altera公司的軟件工具Quartus (Windows *P環(huán)境下)中編譯和波形仿真后得到的波形如圖4-1所示：圖4-1用行為描述的出租車(chē)計(jì)

16、費(fèi)器電路系統(tǒng)仿真波形圖4.2 用構(gòu)造描述實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)器電路系統(tǒng)設(shè)計(jì) 生成的ta*icount、ymq8421和display元件圖形符號(hào)只是分別代表分立的電路設(shè)計(jì)結(jié)果，并沒(méi)有形成系統(tǒng)。頂層設(shè)計(jì)文件就是調(diào)用ta*icount、ymq8421和display三個(gè)功能元件，將它們組裝起來(lái)，成為一個(gè)完整的設(shè)計(jì)。ta*i.bdf是本例的頂層文件，實(shí)現(xiàn)的功能是將里程和路程動(dòng)態(tài)顯示出來(lái)，時(shí)間間隔是5秒，如圖4-2所示。圖4-2ta*i頂層設(shè)計(jì)圖在Altera公司的軟件工具Quartus (Windows *P環(huán)境下)中編譯和波形仿真后得到的波形如圖4-3示：圖4-3 ta*i.bdf的仿真波形圖二硬件實(shí)現(xiàn)

17、1引腳鎖定對(duì)出租車(chē)計(jì)費(fèi)器進(jìn)展實(shí)驗(yàn)驗(yàn)證時(shí)，需要確定用DE2開(kāi)發(fā)板的哪些輸入/輸出端口PIO來(lái)表示設(shè)計(jì)電路的輸入輸出。根據(jù)DE2開(kāi)發(fā)板提供的實(shí)驗(yàn)?zāi)Ｊ?，可選擇電平開(kāi)關(guān)SW2SW0作為出租車(chē)計(jì)費(fèi)器的控制信號(hào)；選擇HE*4HE*0作為里程和車(chē)費(fèi)的輸出顯示。出租車(chē)計(jì)費(fèi)器與DE2中的目標(biāo)芯片引腳連接的全部關(guān)系見(jiàn)表1-1。表1-1 出租車(chē)計(jì)費(fèi)器與DE2中的目標(biāo)芯片引腳連接關(guān)系表端口名稱(chēng)PIO名稱(chēng) 芯片引腳端口名稱(chēng)PIO名稱(chēng)芯片引腳stopDPDT_SW0 PIN_N25he*21HE*21 PIN_V22startDPDT_SW1 PIN_N26he*22HE*22 PIN_AC25pauseDPDT_SW2

18、 PIN_P25 he*23HE*23 PIN_AC26cinOSC_50 PIN_N2he*24HE*24 PIN_AB26 cin0OSC_50 PIN_N2he*25HE*25 PIN_AB25he*00HE*00 PIN_AF10he*26HE*26 PIN_Y24he*01HE*01 PIN_AB12 he*30HE*30 PIN_Y23he*02HE*02 PIN_AC12he*31HE*31 PIN_AA25he*03HE*03 PIN_AD11he*32HE*32 PIN_AA26he*04HE*04 PIN_AE11 he*33HE*33 PIN_Y26he*05HE*05 PIN_V14 he*34HE*34 PIN_Y25 he*06HE*06 PIN_V13 he*35HE*35 PIN_U22he*10HE*10 PIN_V20 he*36HE*36 PIN_W24 he*11HE*11 PIN_V21he*40HE