EDA60進制計數器設計

1、精選優(yōu)質文檔-傾情為你奉上EDA技術課程實驗報告學生姓名：所在班級：指導教師： 記分及評價： 報告滿分3分得 分 一、 實驗名稱實驗6：60進制計數器設計二、 任務及要求【基本部分】1、在QuartusII平臺上，采用文本輸入設計方法，通過編寫VHDL語言程序，完成60進制計數器的設計并進行時序仿真。2、設計完成后生成一個元件，以供更高層次的設計調用。3、實驗箱上進行驗證?！景l(fā)揮部分】 在60進制基礎上設計6進制計數器，完成時序仿真。三、 實驗程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;e

2、ntity sixth isport(clk:in std_logic; co:out std_logic;-jin wei qh:buffer std_logic_vector(3 downto 0);-shi wei ql:buffer std_logic_vector(3 downto 0);-ge weiend entity sixth;architecture art of sixth isbeginco<='1'when(qh="0101"and ql="1001")else'0'process(clk)

3、beginif(clk='1')thenif(ql=9)thenql<="0000"if(qh=5)thenqh<="0000"elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end process;end architecture art;四、 仿真及結果分析圖6-1 60進制計數器仿真圖用VHDL語言實現一個六十進制計數器，該計數器有計數使能端en，清零端clr和進位輸出端co。 檔en=1時，計數器正常計數；當clr=1時，計數器清零。最后在試驗箱上仿真，數碼管顯

4、示了0到59，則60進制計數器完成。五、 硬件驗證1、選擇模式：2、引腳鎖定情況表：六、 小結1、六進制程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity six isport(clk,en,clr:in std_logic; co:out std_logic;-jin wei qh:buffer std_logic_vector(3 downto 0);-shi weiend entity six;architecture art of six isbeginco<='

5、;1'when(qh="0101" and en='1')else'0'process(clk)begin if(clr='0')then qh<="0000"elsif(clk'event and clk='1')then if(en='1') then if(qh=5)thenqh<="0000" elseqh<=qh+1; end if; end if; end if;end process;end architecture art;2、六進制仿真結果圖6-2 6進制計數器仿真圖3、總結這次實驗仿真了六十進制計數器運用到了QuartusII軟件。 通過學習設計，初步掌握了QuartusII軟件的使用并且深入地體會到VHDL語言的廣泛應用。這次實驗讓我感覺收獲頗多，一方面培養(yǎng)了我用自己的專業(yè)知識解決問題的能力，進一步理解了理論必須運用于實際的重要性，加深了我對這門課程及專業(yè)知識的理解，對以后的工作學習生活都有很大的意義；另一方面我也發(fā)現自己很多的不足，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固，這都