EDA課程設(shè)計(jì)四路智能搶答器

1、精選優(yōu)質(zhì)文檔-傾情為你奉上一、課題簡(jiǎn)介在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器，通過(guò)數(shù)顯、燈光及音響等各種手段批示出第一搶答者。同時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲記錄等各種功能。本設(shè)計(jì)的具體要求是： 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。(2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。(3)系統(tǒng)具有計(jì)時(shí)功能(4)系統(tǒng)具有計(jì)分電路。 二、課題背景數(shù)字電路產(chǎn)品在生活中有著極其廣泛的應(yīng)用，包括計(jì)算機(jī)、數(shù)字通信、智能儀器儀表、自動(dòng)控制及航天等領(lǐng)域中。這些給人們生活，工作等方面帶來(lái)了極大的方便。數(shù)字電路設(shè)備實(shí)現(xiàn)簡(jiǎn)單，速度和可靠性好

2、。智力競(jìng)賽是一種能鍛煉人的頭腦開發(fā)人的IQ的一種大眾化游戲，也起到娛樂的作用?，F(xiàn)在智力競(jìng)賽越來(lái)越被多數(shù)人喜愛和娛樂，而且國(guó)內(nèi)外各地電視臺(tái)、工廠、學(xué)校等單位也會(huì)常常舉辦類似的智力競(jìng)賽活動(dòng)，然而智力競(jìng)賽搶答器是必要設(shè)備。 在有些地方舉行的各種智力競(jìng)賽游戲中我們經(jīng)?？吹接袚尨鸬沫h(huán)節(jié)，舉辦方大多數(shù)采用讓選手通過(guò)舉答題板的方法或者是舉手的方式判斷選手的答題權(quán)，這在某種程度上會(huì)因?yàn)橹鞒秩说闹饔^誤斷造成比賽的不公平性。所以，我們就需要一種具備自動(dòng)鎖存，置位，清零等功能智能搶答器來(lái)解決這些問(wèn)題。三、課題在國(guó)內(nèi)外的研究現(xiàn)狀 搶答器一般分為電子搶答器和電腦搶答器。電子搶答器的中心構(gòu)造一般都是由搶答器由數(shù)字電子集成

3、電路組成，其搭配的配件不同又分為，非語(yǔ)音非記分搶答器和語(yǔ)音記分搶答器。非語(yǔ)音記分搶答器構(gòu)造很簡(jiǎn)單，就是一個(gè)搶答器的主機(jī)和一個(gè)搶答按鈕組成，在搶答過(guò)程中選手是沒有記分的顯示屏。語(yǔ)音記分搶答器是由一個(gè)搶答器的主機(jī)、主機(jī)的顯示屏以及選手的記分顯示屏等構(gòu)成，具有記分等功能。電子搶答器多適用于學(xué)校和企事業(yè)單位舉行的簡(jiǎn)單的搶答活動(dòng)。電腦搶答器又分為無(wú)線電腦搶答器和有線電腦搶答器。無(wú)線電腦搶答器的構(gòu)成是由：主機(jī)和搶答器專用的軟件和無(wú)線按鈕。無(wú)線電腦搶答器利用電腦和投影儀，可以把搶答氣氛活躍起來(lái)，一般多使用于電臺(tái)等大型的活動(dòng)。有線電腦搶答器也是由主機(jī)和電腦配合起來(lái)，電腦再和投影儀配合起來(lái)，利用專門研發(fā)的配套的

4、搶答器軟件，可以十分完美的表現(xiàn)搶答的氣氛。 搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識(shí)競(jìng)賽場(chǎng)合，但目前所使用的搶答器有的電路較復(fù)雜不便于制作,可靠性低，實(shí)現(xiàn)起來(lái)很困難；有的則用一些專用的集成塊 ,而專用集成塊的購(gòu)買又很困難。四、課題設(shè)計(jì)意義 在這個(gè)競(jìng)爭(zhēng)激烈的社會(huì)中，知識(shí)競(jìng)賽，評(píng)選優(yōu)勝，選拔人才之類的活動(dòng)俞動(dòng)愈加頻繁。在競(jìng)賽中，都是多個(gè)選手一起參加，如果采用舉手回答問(wèn)題的這個(gè)方式來(lái)進(jìn)行競(jìng)賽已不適應(yīng)社會(huì)的需要。并且在主持人提出問(wèn)題時(shí)候，如果讓選手用舉手的方式來(lái)?yè)尨?，這在某種程度上會(huì)因主持人的主觀誤斷造成比賽的不公平性。而在當(dāng)今社會(huì)里，比賽要追求準(zhǔn)確、公正、直觀地判斷第一搶答者，這時(shí)候搶答

5、器就派上用場(chǎng)了。 隨著科技的發(fā)展，現(xiàn)在的搶答器向著數(shù)字化、智能化的方向發(fā)展，這是必然提高了智能搶答器的制造成本，鑒于現(xiàn)在小規(guī)模的知識(shí)競(jìng)賽越來(lái)越多，操作簡(jiǎn)單，經(jīng)濟(jì)適用的小型搶答器肯定很有市場(chǎng)。五、設(shè)計(jì)內(nèi)容1、課題闡述 根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR,系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LEDA、LESB、LEDC、LEDD，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干

6、，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。 電路有三個(gè)主要模塊：搶答鑒別模塊QDJB；計(jì)時(shí)模塊JSQ；記分模塊JFQ。可用靜態(tài)顯示，使用4個(gè)數(shù)碼管，兩個(gè)顯示計(jì)時(shí)，一個(gè)顯示組別，一個(gè)顯示分?jǐn)?shù)本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能。2、頂層原理圖文件3、模塊的介紹3.1搶答鑒別模塊QDJB 在搶答鑒別電路設(shè)計(jì)中，A、B、C、D四組搶答，理論上應(yīng)該有16種可能情況，但實(shí)際上由于芯片反應(yīng)速度快到一定程度時(shí)，兩組以上同時(shí)搶答成功的可能性非常小，因此我們可設(shè)計(jì)成只有四種情況，這大大簡(jiǎn)化了電路的設(shè)計(jì)復(fù)雜性。圖2.2 QDJB3.2計(jì)時(shí)模塊JSQ 本系統(tǒng)中的計(jì)時(shí)

7、器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中初始值的預(yù)置功能是將時(shí)間的兩位數(shù)（單位為秒）分解成兩個(gè)數(shù)分別進(jìn)行預(yù)置，默認(rèn)時(shí)間為60秒倒計(jì)時(shí)。TA、TB端分別預(yù)置兩位數(shù)值，再經(jīng)過(guò)LDN端確認(rèn)所置時(shí)間，EN端為高電平后開始計(jì)時(shí)。每個(gè)數(shù)的預(yù)置則采用高電平計(jì)數(shù)的方式進(jìn)行，CLK接時(shí)鐘信號(hào)，操作簡(jiǎn)潔。 圖2.3 JSQ3.3記分模塊JFQ 在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示分變得越來(lái)越麻煩。因此為了減少譯碼顯示的麻煩，一般是將一個(gè)大的進(jìn)制數(shù)分解成數(shù)個(gè)十進(jìn)制以內(nèi)的時(shí)制數(shù)，計(jì)數(shù)器串級(jí)連接。但隨

8、著位數(shù)的增加，電路的接口增加因此本設(shè)計(jì)采用IF語(yǔ)句從低往高判斷是否有進(jìn)位，以采取相應(yīng)的操作，而且由于設(shè)計(jì)要求加減分均為10的倍數(shù)故而可以將個(gè)位一直設(shè)為0，這樣既減少了接口，又大大地簡(jiǎn)化了設(shè)計(jì)。 圖2.4 JFQ3.4譯碼器顯示模塊YMQ 本譯碼器用于將搶答鑒別模塊搶答成功的組別和計(jì)時(shí)器的時(shí)間進(jìn)行顯示，AIN43.0端輸入需顯示的二進(jìn)制數(shù)組，DOUT76.0端輸出顯示在數(shù)碼管，顯示顯示范圍為09。 圖2.5 YMQ4、 VHDL源程序4.1搶答鑒別模塊QDJBLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS  PORT(

9、CLR:  IN STD_LOGIC;        A, B, C, D:  IN STD_LOGIC; -4個(gè)組       A1,B1,C1,D1:  OUT STD_LOGIC;        STATES:  OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ENTITY QDJB; ARCHITECTURE ART OF QDJB

10、 ISsignal a_1,b_1,c_1,d_1: STD_LOGIC;  BEGIN  PROCESS(CLR,A,B,C,D) IS  BEGINIF CLR='1' THEN STATES<="0000"a_1<='0'b_1<='0'c_1<='0'd_1<='0'-清零ELSIF a_1='1' or b_1='1' or c_1='1' or d_1='1'

11、then null;-鎖存，當(dāng)有一組選中時(shí)其他組再搶答沒作用ELSIF a='1' then a_1<='1'STATES <="0001"ELSIF b='1' then b_1<='1'STATES <="0010"ELSIF c='1' then c_1<='1'STATES <="0011"ELSIF d='1' then d_1<='1'STATES <

12、;="0100"END IF;a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1;  END PROCESS; END ARCHITECTURE ART;4.2計(jì)時(shí)模塊JSQLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC; TA,TB: IN STD_LOGIC; QA: OUT STD_LOGIC_VECTOR(3 DOWNTO

13、0); QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ENTITY JSQ; ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(TA,TB,CLR) IS BEGIN IF CLR='1' THEN DA<="0000" DB<="0000" ELSEIF TA='1' THEN

14、DA<=DA+'1' ; END IF; IF TB='1' THEN DB<=DB+'1' END IF; END IF; END PROCESS; PROCESS(CLK) VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLR='1' THEN TMPA:="0000" TMPB:="0110" ELSIF CLK'E

15、VENT AND CLK='1' THEN IF LDN='1' THEN TMPA:=DA; TMPB:=DB; ELSIF EN='1' THEN IF TMPA="0000" THEN TMPA:="1001" IF TMPB="0000" THEN TMPB:="0110" ELSE TMPB:=TMPB-1; END IF; ELSE TMPA:=TMPA-1; END IF; END IF; END IF; QA<=TMPA; QB<=TMPB

16、; END PROCESS; END ART; 4.3記分模塊JFQLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JFQ IS PORT(RST: IN STD_LOGIC; ADD: IN STD_LOGIC; CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0); AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LO

17、GIC_VECTOR(3 DOWNTO 0); END ENTITY JFQ ; ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS) VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_D2,POINT

18、S_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF (ADD'EVENT AND ADD='1') THEN IF RST='1' THEN POINTS_A2:="0001" POINTS_A1:="0000" POINTS_B2:="0001" POINTS_B1:="0000" POINTS_C2:="0001" POINTS_C1:="0000" POINTS_D2:="0001&

19、quot; POINTS_D1:="0000" ELSIF CHOS="0001" THENIF POINTS_A1="1001" THEN POINTS_A1:="0000" IF POINTS_A2="1001" THEN POINTS_A2:="0000" ELSE POINTS_A2:=POINTS_A2+'1' END IF; ELSE POINTS_A1:=POINTS_A1+'1' END IF; ELSIF CHOS="

20、;0010" THENIF POINTS_B1="1001" THEN POINTS_B1:="0000" IF POINTS_B2="1001" THEN POINTS_B2:="0000" ELSE POINTS_B2:=POINTS_B2+'1' END IF; ELSE POINTS_B1:=POINTS_B1+'1' END IF; ELSIF CHOS="0100" THEN IF POINTS_C1="1001" THE

21、N POINTS_C1:="0000" IF POINTS_C2="1001" THEN POINTS_C2:="0000" ELSE POINTS_C2:=POINTS_C2+'1' END IF; ELSE POINTS_C1:=POINTS_C1+'1' END IF; ELSIF CHOS="1000" THEN IF POINTS_D1="1001" THEN POINTS_D1:="0000" IF POINTS_D2="

22、1001" THEN POINTS_D2:="0000" ELSE POINTS_D2:=POINTS_D2+'1' END IF; ELSE POINTS_D1:=POINTS_D1+'1' END IF; END IF; END IF; AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000" BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000" CC2<=POINTS_C2; CC1

23、<=POINTS_C1; CC0<="0000" DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000" END PROCESS; END ART;4.4譯碼器顯示模塊YMQLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR(

24、6 DOWNTO 0); END YMQ; ARCHITECTURE ART OF YMQ ISBEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN "0000"=>DOUT7<="" -0 WHEN "0001"=>DOUT7<="" -1 WHEN "0010"=>DOUT7<="" -2 WHEN "0011"=>DOUT7<="" -3 WHEN

25、"0100"=>DOUT7<="" -4 WHEN "0101"=>DOUT7<="" -5 WHEN "0110"=>DOUT7<="" -6WHEN "0111"=>DOUT7<="" -7 WHEN "1000"=>DOUT7<="" -8 WHEN "1001"=>DOUT7<="&quo

26、t; -9 WHEN OTHERS=>DOUT7<="" END CASE; END PROCESS; END ART;5、仿真波形5.1搶答鑒別模塊QDJB5.2計(jì)時(shí)模塊JSQ5.3記分模塊JFQ5.4 譯碼顯示模塊YMQ 5.5仿真波形圖釋 對(duì)于搶答鑒別模塊，CLR低電平有效，當(dāng)其為高電平時(shí)，輸出無(wú)效。當(dāng)其為低電平時(shí)，A，B，C，D哪一個(gè)為高電平則輸出哪個(gè)，對(duì)應(yīng)的LED燈亮。對(duì)于計(jì)時(shí)模塊，CLR低電平有效，當(dāng)CLR為高電平時(shí)，電路不工作。當(dāng)CLR為低電平時(shí)開始計(jì)時(shí)。如沒人搶答，時(shí)間到后發(fā)出提示音。如有人搶答，答題時(shí)間到后，發(fā)出提示音。輸入：QA個(gè)位，QB十位，輸出：TA個(gè)位，TB十位。對(duì)于計(jì)分模塊，初始分?jǐn)?shù)為100分，當(dāng)ADD經(jīng)過(guò)第一個(gè)上升沿時(shí)，CHOS【3】輸出高電平，則對(duì)應(yīng)的給D加上10分。對(duì)于譯碼器模塊，顯示電路由LED共陰極譯碼器構(gòu)成。其十進(jìn)制數(shù)09對(duì)應(yīng)的二進(jìn)制表示和LED共陰極譯碼器輸出如表1所示。6、引腳設(shè)置Node NameDirectionLocation1AInputPIN_N262A1OutputPIN_H173BInputPIN_N254B1OutputPIN_E205CInputPIN_P266C1OutputPIN_D217DInputPIN_P258D1OutputPIN_AE5