集成電路課程設(shè)計(jì)報告范例

1、-集成電路課程設(shè)計(jì)1. 目的與任務(wù)本課程設(shè)計(jì)是?集成電路分析與設(shè)計(jì)根底?的實(shí)踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)根底上，訓(xùn)練綜合運(yùn)用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片系統(tǒng)設(shè)計(jì)電路設(shè)計(jì)及模擬幅員設(shè)計(jì)幅員驗(yàn)證等正向設(shè)計(jì)方法。2. 設(shè)計(jì)題目與要求2.1設(shè)計(jì)題目及其性能指標(biāo)要求器件名稱：含兩個2-4譯碼器的74HC139芯片要求電路性能指標(biāo)：（1） 可驅(qū)動10個LSTTL電路相當(dāng)于15pF電容負(fù)載；（2） 輸出高電平時，|IOH|20A，VOH，min=4.4V；（3） 輸出底電平時，|IOL|4mA，VOL，man=0.4V；（4）

2、 輸出級充放電時間tr=tf，tpd25ns；（5） 工作電源5V，常溫工作，工作頻率fwork=30MHz，總功耗Pma*150mW。2.2設(shè)計(jì)要求1. 獨(dú)立完成設(shè)計(jì)74HC139芯片的全過程；2. 設(shè)計(jì)時使用的工藝及設(shè)計(jì)規(guī)則： MOSIS:mhp_n12；3. 根據(jù)所用的工藝，選取合理的模型庫；4. 選用以lambda()為單位的設(shè)計(jì)規(guī)則；5. 全手工、層次化設(shè)計(jì)幅員；6. 到達(dá)指導(dǎo)書提出的設(shè)計(jì)指標(biāo)要求。3. 設(shè)計(jì)方法與計(jì)算3.1 74HC139芯片簡介74HC139是包含兩個2線-4線譯碼器的高速CMOS數(shù)字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表

3、1所示：圖1 74HC139芯片管腳圖表1 74HC139真值表片選輸入數(shù)據(jù)輸出CsA1A0Y0Y1Y2Y30000111001101010110101111101××1111從圖1可以看出74HC139芯片是由兩片獨(dú)立的24譯碼器組成的，因此設(shè)計(jì)時只需分析其中一個24譯碼器即可，從真值表我們可以得出Cs為片選端，當(dāng)其為0時，芯片正常工作，當(dāng)其為1時，芯片封鎖。A1、A0為輸入端，Y0-Y3為輸出端，而且是低電平有效。24譯碼器的邏輯表達(dá)式，如下所示：74HC139的邏輯圖如圖2所示：圖2 74HC139邏輯圖3.2 電路設(shè)計(jì)本次設(shè)計(jì)采用的是m12_20的模型庫參數(shù)進(jìn)展各級

4、電路的尺寸計(jì)算，其參數(shù)如下：NMOS:o*=3.9×8.85×1012F/m n=605.312×104/Vs to*=395×1010m Vtn=0.81056VPMOS: o*=3.9×8.85×1012F/m p=219×104/Vsto*=395×1010m Vtp=0.971428V3.2.1 輸出級電路設(shè)計(jì)根據(jù)要求輸出級電路等效電路圖如圖3所示，輸入Vi為前一級的輸出，可認(rèn)為是理想的輸出，即VIL=Vss, VIH=VDD。圖3 輸出級電路（1） 輸出級N管W/LN的計(jì)算當(dāng)輸入為高電平時，輸出為低電平，

5、N管導(dǎo)通，且工作在線性區(qū)，而后級有較大的灌電流輸入，要求|IOL|4mA，VOL，man=0.4V，根據(jù)NMOS管理想電流分方程分段表達(dá)式：因此，則，(2) 輸出級P管W/LP的計(jì)算當(dāng)輸入為低電平時，輸出為高電平，P管導(dǎo)通，且工作在線性區(qū)。同時要求N管和P管的充放電時間tr=tf，分別求出這兩個條件下的W/LP，min極限值，然后取大者。1. 以|IOH|20A，VOH，min=4.4V為條件計(jì)算W/LP，min極限值：用PMOS管的理想電流方程分段表達(dá)式：因此,則，2. N管和P管的充放電時間tr和tf表達(dá)式分別為令tr=tf可以計(jì)算W/lp,min的值，計(jì)算過程如下：計(jì)算得出：則W/LP=

6、140取其中的大值作為輸出級P管的尺寸，則W/LP=1403.2.2 部反相器中各MOS管的尺寸計(jì)算部根本反相器如圖4所示，它的N管和P管尺寸依據(jù)充放電時間tr和tf方程來求。關(guān)鍵點(diǎn)是先求出式中CL即負(fù)載。圖4 部反相器它的負(fù)載由以下三局部電容組成：本級漏極的PN結(jié)電容CPN；下級的柵電容Cg；連線雜散電容CS。 本級漏極的PN結(jié)電容CPN的計(jì)算CPNCj×Wb+Cjsw×(2W+2b)其中Cj是每um2的結(jié)電容，Cjsw是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。如假設(shè)最小孔為2×2，孔與多晶硅柵的最小間距為2，孔與有源區(qū)邊界的最小間距為2，則取b6。

7、Cj和Cjsw可用相關(guān)公式計(jì)算，或從模型庫選取，或用經(jīng)歷數(shù)據(jù)。其中采用的模型庫參數(shù)如下所示：總的漏極PN結(jié)電容應(yīng)是N管和P管的總和，即： 注意：此處WN和WP都為國際單位 柵電容Cg的計(jì)算CgCg，NCg，PWNWPL此處WN和WP為與本級漏極相連的下一級的N管和P管的柵極尺寸，近似取輸出級WN和WP的尺寸。將輸出級N管和P管的寬長比：W/LN=48和W/LP=140代入公式進(jìn)展計(jì)算，根據(jù)設(shè)計(jì)規(guī)則，=0.6，L=2=1.2，代入得： 連線雜散電容CSCS一般CPNCg10CS，可忽略CS作用，因此可以得出：又因?yàn)椋?令，并把的值代入公式，根據(jù)2nS的條件，計(jì)算出WN和WP的值。 即，使=2nS

8、，即因此，所以，部反相器的尺寸為：3.2.3 部邏輯門MOS的尺寸計(jì)算部邏輯門的電路如圖5所示。根據(jù)截止延遲時間tpLH和導(dǎo)通延遲時間tpHL的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與部根本反相器的一樣，這樣三輸入與非門就相當(dāng)于部根本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不變，即：圖5 部邏輯門代入部反相器的尺寸得，部邏輯門的尺寸為： 3.2.4 輸入級設(shè)計(jì)由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常部反相器進(jìn)展設(shè)計(jì)，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用如圖6所示的電路，通過正反響的P2作為上提拉管，使ViH較快上升，減小功耗，

9、加快翻轉(zhuǎn)速度。圖6 輸入級電路1輸入級提拉管P2的W/LP2的計(jì)算為了節(jié)省面積，同時又能使ViH較快上升，取W/LP21。假設(shè)取L=2，W=2，要特別注意幅員的畫法，不要違反設(shè)計(jì)幾何規(guī)則。為了方便畫幅員，此處的L允許取6。所以，2輸入級P1管W/LP1的計(jì)算此處P1管的尺寸取部反相器中P管的尺寸，則3輸出級N1管W/LN1的計(jì)算由于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：代入數(shù)據(jù)得：計(jì)算得到：又因?yàn)椋?，因此?.2.5緩沖級的設(shè)計(jì)1輸入緩沖級由74HC139的邏輯圖可知，在輸入級中有三個信號：Cs、A1、A0。其中Cs經(jīng)一級輸入反相

10、器后，形成，用去驅(qū)動4個三輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須參加緩沖門。由于A1、A0以及各驅(qū)動部與非門2個，所以可以不用緩沖級。Cs的緩沖級設(shè)計(jì)過程如下：Cs的緩沖級與輸入級和部門的關(guān)系如圖7所示。圖中M1為輸入級，M2為部門，M3為緩沖級驅(qū)動門。M1的P管和N管的尺寸即為上述所述的。圖7 Cs的緩沖級輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為部根本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級間比值相鄰級中MOS管寬度增加的倍數(shù)來確定。如果要求尺寸或功耗最正確，級間比值為210。具體可取。N為扇出系數(shù)，它的定義是：在本例中，前

11、級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。因此，所以，(2)輸出緩沖級由于輸出級局部要驅(qū)動TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級之間參加一級緩沖門M1，如圖8所示。將與非門M0等效為一個反相器，類似上述Cs的緩沖級設(shè)計(jì)，計(jì)算出M1的P管和N管的尺寸圖8 輸出緩沖級 同理，級間的扇出系數(shù)為：將部邏輯門等效為一個反相器，則其等效尺寸等于部反相器的尺寸，計(jì)算得出：所以，3.2.6 輸入保護(hù)電路設(shè)計(jì)因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時，由于*種原因如觸摸，感應(yīng)的電荷無法很快地泄放掉。而

12、MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。輸入保護(hù)電路有單二極管、電阻構(gòu)造和雙二極管、電阻構(gòu)造。圖9所示的為雙二極管、電阻構(gòu)造輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用Shockley方程計(jì)算。輸入保護(hù)電路的幅員可按相關(guān)的幅員設(shè)計(jì)要求自己設(shè)計(jì)，也可調(diào)用單元庫中的pad單元幅員。如果幅員設(shè)計(jì)中準(zhǔn)備調(diào)用單元庫中的pad標(biāo)準(zhǔn)單元幅員，因其包含保持電路，就不必別外的保護(hù)電路設(shè)

13、計(jì)。圖9 輸入保護(hù)電路至此，完成了全部器件的尺寸計(jì)算，匯總列出各級N管和P管的尺寸如下：輸入級：部反相器：輸入緩沖級：部邏輯門：輸出緩沖級：輸出級：3.3 功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的去路進(jìn)展估算。在74HC139電路從輸入到輸出的所有各支路中，只有Cs端參加了緩沖級，其級數(shù)最多，延時與功耗最大，因此在估算74HC139芯片的延時、功耗時，就以Cs支路電路圖(如圖10所示)來簡化估算。圖103.3.1 模型簡化由于在實(shí)際工作中，四個三輸入與非門中只有一個可被選通并工作，而另三個不工作，所以估算功耗時只估算上圖所示的支路即可。在Cs端經(jīng)三級反相器后，與四個三輸

14、入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負(fù)載電容CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。在*點(diǎn)之前的電路，由于A0，A1，Cs均為輸入級，雖然A0、A1比Cs少一個反相器，作為工程估算，可以認(rèn)為三個輸入級是一樣的，于是，估算功耗時對*點(diǎn)這前的局部只要計(jì)算Cs這一個支路，最后將結(jié)果乘以3倍就可以了。在*點(diǎn)之后的電路功耗，則只計(jì)算一個支路。3.3.2 功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽

15、略交變功耗，則估算時只計(jì)算瞬態(tài)功耗PT即可。按以下公式計(jì)算瞬態(tài)功耗。其中：CPN為本級漏極PN結(jié)電容，按相關(guān)公式計(jì)算Cg為與本級漏極相連的下一級柵電容，按的Cg計(jì)算CS為從本級漏連接到下一級柵的連線雜散電容，其值較小，可忽略不計(jì)CL1為被斷開的三個三輸入與非門柵電容，按的Cg計(jì)算CL為最后一級即輸出級的下一級柵電容，即負(fù)載電容15pF*前、*后表示Cs支路電路中*點(diǎn)之前或*點(diǎn)之后的所有器件因此，所以，整個74HC139芯片的功耗為：3.3.3 延遲估算算出每一級等效反相器延遲時間，總的延遲時間為各級共6級延遲時間的總和。各級等效反相器延遲時間可用下式估算：各字母代表的意義如圖11所示。ttVo

16、ViVddVdd0t ftpLHtpHLt r0.5圖11由上面的計(jì)算可以看出，即最后一級即輸出級的下一級柵電容比起其它電容都大得多，在這里為了簡化運(yùn)算，用最后一級功耗乘以級數(shù)進(jìn)展估算，并假設(shè)每一級延遲都一樣。所以，最后一級的延遲時間為：總延遲為： 因此該電路設(shè)計(jì)滿足設(shè)計(jì)要求。4. 電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算局部用過的Cs支路電路圖。為了計(jì)算出功耗，在兩個電源支路分別參加一個零值電壓源VI1和VI2，電壓值為零如圖12所示，在模擬時進(jìn)展直流掃描分析，然后就可得出功耗。圖12 電路模擬用Cs支路把此電路圖轉(zhuǎn)為SPICE文件，參加電路特性分析指令和控

17、制語句，即可對電路進(jìn)展仿真。采用前面所計(jì)算得到的各個器件的寬長比，進(jìn)展第一次電路仿真，我發(fā)現(xiàn)有些仿真結(jié)果不是則的理想，直流分析時的轉(zhuǎn)換電平Vs沒有到達(dá)1.4V，為了改變轉(zhuǎn)換電平，我對輸入級的尺寸進(jìn)展適當(dāng)?shù)匦薷?，使電路仿真符合設(shè)計(jì)要求。修改后的輸入級尺寸如下：采用修改正的數(shù)據(jù)，再一次進(jìn)展電路仿真。4.1 直流分析當(dāng)Vcs由0.4V變化到2.4V的過程中，觀察波形得到閾值電壓狀態(tài)轉(zhuǎn)變電平Vs。Vs的值應(yīng)該為1.4V。直流分析的原理圖如圖13所示，其對應(yīng)的SPICE文件如圖13所示，直流分析的輸入輸出電壓曲線如圖15所示。圖13 直流分析原理圖圖14 直流分析SPICE文件圖15 輸入輸出電壓曲線從

18、圖15可以看出，轉(zhuǎn)變電平Vs大約在1.4V左右，符合設(shè)計(jì)要求。4.2 瞬態(tài)分析從波形中得到tPLH、tPHL、tr和tf，然后進(jìn)展相關(guān)計(jì)算。瞬時分析的原理圖如圖16所示，其SPICE文件如圖17所示，仿真波形如圖18所示：圖16 瞬態(tài)分析原理圖圖17 瞬態(tài)分析SPICE文件圖18 瞬態(tài)分析波形圖從波形圖中得出：tr=3.5ns,tf=2.8ns,tpLH=2.8ns,tPHL=2.1ns4.3 功耗分析對電壓源VI1和VI2進(jìn)展直流掃描分析：“.dc lin source vI1 0 5 0.1 sweep lin source vI2 0 5 0.1 ”，輸出“.print dc p( VI

19、1)p(VI2)，從波形中得出p( VI1 )ma*和p(VI2)ma*，總功耗：功耗分析的原理圖如圖19所示，其SPICE文件如圖20所示，功耗分析的波形如圖21所示：圖19 功耗分析原理圖圖20 功耗分析SPICE文件圖21 功耗分析波形圖從圖中可以看出因此，滿足設(shè)計(jì)要求。5.幅員設(shè)計(jì)本次設(shè)計(jì)采用層次化，全手工設(shè)計(jì)幅員。所謂層次化設(shè)計(jì)幅員就是先設(shè)計(jì)單元幅員，由簡單的單元幅員再組成較復(fù)雜的單元幅員，一層層設(shè)計(jì)，直至完成芯片的整體幅員。5.1 輸入級設(shè)計(jì)輸入級電路的幅員如圖22所示，由于提拉管的寬長比只有1，所以這里的多晶硅寬度采用6，而其它的MOS管的多晶硅均采用2。圖22 輸入級5.2 部

20、反相器設(shè)計(jì)由于部反相器的NMOS尺寸比較小，將NMOS的源級和漏極的有源區(qū)擴(kuò)大，保證能夠符合設(shè)計(jì)規(guī)則，其幅員如圖23所示。圖23 部反相器5.3 輸入緩沖級設(shè)計(jì)由于輸入緩沖級P管的尺寸比較的大，所以P管采用兩個PMOS并聯(lián)的方式進(jìn)展設(shè)計(jì)，每個的寬長比都為9，其幅員如圖24所示圖24 輸入緩沖級5.4 部邏輯門設(shè)計(jì)部邏輯門是三輸入與非門，采用多條多晶硅進(jìn)展設(shè)計(jì)，其幅員如圖25所示圖25 部邏輯門5.5 輸出緩沖級設(shè)計(jì)由于輸出緩沖級P管的尺寸比較大，采用梳狀構(gòu)造進(jìn)展設(shè)計(jì)，每個PMOS的寬長比為10，其幅員如圖26所示。圖26 輸出緩沖級5.6 輸出級設(shè)計(jì)從計(jì)算結(jié)果看出，輸出級的尺寸是各個單元電路里

21、最大的，必須采用梳狀構(gòu)造進(jìn)展設(shè)計(jì)，需要多個管進(jìn)展并聯(lián)來實(shí)現(xiàn)較大的寬長比，其幅員如圖27所示。圖27 輸出級5.7 連接總電路圖每一級幅員都設(shè)計(jì)完成了，將各個級的幅員進(jìn)展整合，連接成最終的電路圖，按照圖2所示的邏輯圖進(jìn)展連接，得到最終的總電路幅員見附錄。得到電路幅員后，算是大局部工作完成了，但是總電路圖還需要加上焊盤，這里引入了PAD模塊焊盤，一方面作保護(hù)電路使用，另一方面，則用來連接外部電路。5.8 幅員檢查5.8.1 幅員設(shè)計(jì)規(guī)則檢查DRC這一個操作與每一個子模塊的設(shè)計(jì)必須同步進(jìn)展。做DRC檢查時應(yīng)該分成小塊單元檢查。每一局部做成一個單元，每個單元進(jìn)展DRC檢查。在全部通過后，將單元組合成電

22、路，最終做一次全幅員的DRC，以確保全幅員正確?？倛D的幅員設(shè)計(jì)規(guī)則檢查見圖28所示。圖28 總幅員DRC檢查由DRC檢查結(jié)果來看，總幅員符合其設(shè)計(jì)規(guī)則。5.8.2 電路網(wǎng)表匹配LVS檢查電路圖提取的網(wǎng)表文件(.sp)與幅員提取的網(wǎng)表文件(.spc)，進(jìn)展元件和節(jié)點(diǎn)的匹配檢查。如果匹配，說明幅員的連接及幅員中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗(yàn)證幅員的正確性。為了保證總電路圖的正確性，在每一級電路的設(shè)計(jì)過程中，我都進(jìn)展了一次LVS檢查，在連完總電路幅員后，與總電路圖進(jìn)展LVS檢查，看是否匹配，檢查結(jié)果如圖29所示圖29 LVS檢查5.8.3 幅員數(shù)據(jù)的提交所設(shè)計(jì)

23、的幅員通過DRC和LVS的檢查，及ERC檢查(本次設(shè)計(jì)不做)，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)。轉(zhuǎn)換成的碼流數(shù)據(jù)如圖30所示圖30 幅員數(shù)據(jù)6.總圖的整理到這里，原理圖以及幅員都設(shè)計(jì)完成了，對總的幅員和原理圖進(jìn)展整理，見附錄A,附錄B7.心得體會這次課程設(shè)計(jì)的主要容是集成電路芯片設(shè)計(jì)，歷時兩個星期，經(jīng)過這兩個星期的辛勞，收獲了兩個星期的成果。對于我來說，這個課程設(shè)計(jì)比起我以前所做的課程設(shè)計(jì)要專業(yè)得多，最初看到指導(dǎo)書時，面對則多的公式，我有點(diǎn)不知所措，不知道怎么去設(shè)計(jì)一個74HC139芯片，我感到有點(diǎn)壓力。不過當(dāng)我仔細(xì)地看著那份指導(dǎo)書時，我發(fā)現(xiàn)那些公式也并不是很難懂，其實(shí)那些公式都是上課時教師說過的，也是最根本的。于是我重獲信心，開場進(jìn)展我的74HC139芯片設(shè)計(jì)。在第一個星期里，主要是進(jìn)展芯片的尺寸計(jì)算，并進(jìn)展電路仿真，經(jīng)過第一天的