專用集成電路設(shè)計方式講義ASIC設(shè)計方式概述

1、專用集成電路設(shè)計方式講義ASIC設(shè)計方式概述2授課教師 姓名： (2008.1, 專業(yè)：微電子學與固體電子學) (2001.6,專業(yè)：電氣工程) E-mail: 3內(nèi)容 專用集成電路簡介 ASIC的組成 ASIC的物理實現(xiàn) 集成電路的版圖 ASIC設(shè)計手段的演變 設(shè)計ASIC的三種方式 ASIC設(shè)計流程 課程簡介4專用集成電路簡介(1) Application-Specific Integrated Circuit - ASIC (念做a-sick) ASIC：一種為專門目的而設(shè)計的集成電路 應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路 ASIC的特點：面向特定用戶的需求 ASIC

2、在批量生產(chǎn)時與通用集成電路相比具有以下優(yōu)點： 體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低5專用集成電路簡介(2)ASIC的產(chǎn)生 微電子系統(tǒng)最初由多個標準部件或標準IC組成 標準IC：可從目錄和數(shù)據(jù)手冊中查找并從經(jīng)銷商處購買 舉例：數(shù)字邏輯IC和模擬IC (如運放, D/A, A/D); 微處理器;和存儲器芯片(ROM、SRAM、DRAM)也是標準IC 隨著VLSI的出現(xiàn)，在特殊系統(tǒng)或應(yīng)用中設(shè)計定制IC (即ASIC)比單純選用標準IC更有利 (降低整個系統(tǒng)成本、提高可靠性) 現(xiàn)代電子系統(tǒng)的組成：ASIC + Microprocessor + DRAM/SRAM + Flas

3、h ROM + Glue LogicASIC舉例：衛(wèi)星芯片，會說話的玩具熊芯片，工作站中CPU與存儲器之間的接口芯片，CPU與其它電路單元拼在一起的電路6專用集成電路簡介(3)很難對很難對ASIC做精確的定義做精確的定義所有的所有的IC都對是為了某種應(yīng)用而設(shè)計和生都對是為了某種應(yīng)用而設(shè)計和生產(chǎn)的產(chǎn)的很多芯片既可以認為是很多芯片既可以認為是ASIC也可以認為是也可以認為是非非ASIC例如：專用微處理器例如：專用微處理器(網(wǎng)絡(luò)網(wǎng)絡(luò)/通信處理器、多通信處理器、多媒體處理器媒體處理器) 中的調(diào)制解調(diào)器芯片：在具體應(yīng)用中是專中的調(diào)制解調(diào)器芯片：在具體應(yīng)用中是專用的用的(似乎是似乎是ASIC)，但又可以像

4、標準，但又可以像標準IC一一樣出售給不同的系統(tǒng)制造商樣出售給不同的系統(tǒng)制造商(似乎不是似乎不是ASIC)現(xiàn)代現(xiàn)代ASIC通常包含微處理器，類似通常包含微處理器，類似ROM、RAM、Flash的存儲單元和其他模塊（模擬的存儲單元和其他模塊（模擬的、數(shù)字的，甚至射頻電路）的、數(shù)字的，甚至射頻電路）這樣的這樣的ASIC常被稱為常被稱為SoC (System on Chip, 片上系統(tǒng)片上系統(tǒng))7ASIC的組成(1)右圖就是一個ASIC的組成結(jié)構(gòu)數(shù)字電路模塊 (如RISC_CORE) RISC: Reduced Instruction Set Computer,精簡指令計算機模擬電路模塊(如A/D)知

5、識產(chǎn)權(quán)IP核 (如MPEG4, DSP, CODEC以及USB) MPEG-4: 一套用于音頻、視頻信息的壓縮編碼標準，由國際標準化組織IEC活動圖像專家組(即Moving Picture Experts Group)制定 CODEC: enCoder/ DECoder邊界掃描模塊(如JTAG)輸入/出PAD內(nèi)存(如RAM)8ASIC的組成(2) 數(shù)字電路模塊 構(gòu)成ASIC系統(tǒng)的主要部分 數(shù)字電路有兩種類型 同步電路：使用同一時鐘源、經(jīng)過時鐘產(chǎn)生電路（例如分頻電路和倍頻電路），來統(tǒng)一協(xié)調(diào)電路各個部分的運行 異步電路：所有時鐘來自不同的時鐘源，時鐘之間不同頻、也不同相 同步數(shù)字電路是主流 數(shù)字電

6、路由數(shù)據(jù)通路(Data Path)和控制通路(Control Path)組成 數(shù)據(jù)通路：主要指進行加減乘除的運算器 控制通路：指控制管理數(shù)據(jù)流通和信號開關(guān)的邏輯9ASIC的組成(3) 模擬電路模塊 在ASIC中，模擬電路是必不可少的 外部信號往往是模擬的 (自然界的物理信號，通信系統(tǒng)中傳輸信道中的信號) 有以下幾種： 模/數(shù)轉(zhuǎn)換器 (ADC) 數(shù)/模轉(zhuǎn)換器 (DAC) 通信信號收發(fā)器 (Transceiver) 鎖相環(huán) (PLL)：產(chǎn)生高頻時鐘信號、進行時鐘信號的相位校正 可編程增益放大器 (PGA)，采用數(shù)字電路來控制模擬增益的運算放大器10ASIC的組成(4) IP核 IP核 - 知識產(chǎn)權(quán)

7、 (Intellectual Property) 系統(tǒng)設(shè)計日益復(fù)雜 出現(xiàn)了一種特殊的IC模塊 - IP核 (具有特定的功能、可以重復(fù)使用、通過授權(quán)方式提供給其它系統(tǒng)設(shè)計者有償使用) IP核的好處：縮短系統(tǒng)設(shè)計周期、提高設(shè)計成功率 IP核的種類 軟IP核：用HDL描述 固化 (Firm) IP核：用門級網(wǎng)表描述 硬IP核：實現(xiàn)到物理版圖的硅塊 (silicon block)11ASIC的組成(5) JTAG模塊 JTAG標準: 聯(lián)合測試行動組 (JTAG, Joint Test Action Group) 起草了邊界掃描測試 (BST, Boundary Scan Testing)規(guī)范 在現(xiàn)代電

8、子系統(tǒng) (大量使用BGA封裝元件)中，傳統(tǒng)的芯片測試方法 (使用萬用表和示波器的探針方法) 不適用 邊界掃描 (Boundary Scan)技術(shù) 在芯片的邊界 (I/O端口和內(nèi)部邏輯之間)上加邊界掃描單元 (移位寄存器單元) 芯片處于調(diào)試狀態(tài)時，通過邊界掃描單元對輸入/出信號進行觀察和控制 芯片正常工作時，邊界掃描單元對芯片來說是透明的 邊界掃描單元可以相互連接起來，形成一個邊界掃描鏈 (Boundary Scan Chain)12ASIC的組成(6) 輸入/輸出PAD 芯片與外部世界相連接的特殊單元 輸入PAD、輸出PAD以及雙向PAD 與IC核心的單元相比，I/O PAD的特殊性： 驅(qū)動能

9、力強 延遲時間長 電平轉(zhuǎn)換 靜電保護 過壓保護 設(shè)計時需考慮外部電路的寄生參數(shù)影響和信號完整性13ASIC的物理實現(xiàn)(1) ASIC制作在只有幾百微米厚的圓形硅片(Wafer)上 每個硅片可以容納成千上萬個管芯 (VLSI/ULSI電路的晶體管數(shù)量達到上百萬甚至上千萬) 集成電路中門(gate)的概念 與非(NAND)門：F = (AB) 1門 = 4 Transistors 集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成 目前最復(fù)雜的工藝大約由6層位于硅片內(nèi)部的擴散層或離子注入層，以及6層位于硅片表面的連線層組成 各層(晶體管層和連線層)由掩模版(Mask Layer)定義 IC設(shè)計的

10、任務(wù)就是設(shè)計出正確、合理的掩膜版圖14ASIC的物理實現(xiàn)(2) CMOS芯片互連結(jié)構(gòu)的剖面圖15集成電路的版圖 一組對應(yīng)于多層掩膜版的圖形組合，每層版圖對應(yīng)于不同的工藝步驟，用不同的圖案來表示 版圖是集成電路設(shè)計與工藝制造之間的接口 IC設(shè)計 得到關(guān)于版圖的圖像或數(shù)據(jù) 制版：IC制造商采用圖形發(fā)生器將版圖數(shù)據(jù)分層轉(zhuǎn)移到各層掩膜版 (涂有感光材料的優(yōu)質(zhì)玻璃板)上 制造：將一套分層的版圖掩膜送到工藝線上生產(chǎn) 半導體工藝流程：氧化、光刻、蝕刻、擴散、離子注入、CVD、 芯片封裝、測試16ASIC設(shè)計手段的演變(1)ASIC的設(shè)計方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手全手工設(shè)計工設(shè)計發(fā)展到現(xiàn)在

11、先進的可以全自動實現(xiàn)全自動實現(xiàn)的過程五個階段 手工設(shè)計 用手工方法繪制IC版圖 設(shè)計規(guī)模：幾個到幾十門 計算機輔助設(shè)計 (Computer Aided Design, CAD) 借助計算機軟件進行版圖設(shè)計 (利用計算機對圖形的調(diào)用、移動、旋轉(zhuǎn)、縮放、修改、重復(fù)等操作能力) 設(shè)計規(guī)模：幾十到幾百門 計算機輔助工程 (Computer Aided Engineering, CAE) 從門級著手設(shè)計 設(shè)計者輸入門級線路圖，進行功能和時序仿真，進行門陣列或標準單元的自動設(shè)計和驗證，然后利用自動布局布線工具實現(xiàn)版圖 設(shè)計規(guī)模：幾百到幾萬門17ASIC設(shè)計手段的演變(2) ASIC設(shè)計的五個階段(續(xù)) 電

12、子設(shè)計自動化 (Electronic Design Automation, EDA) 從寄存器傳輸級 (RTL, Register Transfer Level)著手 使用硬件描述語言 (HDL, Hardware Description Language)在RTL級描述所要設(shè)計的電路功能 利用邏輯綜合 (Logic Synthesis)工具將RTL源代碼轉(zhuǎn)化為門級網(wǎng)表 利用自動布局布線工具實現(xiàn)版圖 設(shè)計規(guī)模：幾千到幾十萬門 電子系統(tǒng)設(shè)計自動化 (ESDA) 完整的電子系統(tǒng)可在單個芯片上實現(xiàn): SoC 系統(tǒng)設(shè)計人員通過復(fù)用IP核來設(shè)計整個系統(tǒng)18設(shè)計ASIC的三種方式 全定制設(shè)計方法 半定制設(shè)

13、計方法 可編程器件設(shè)計方法19全定制設(shè)計方法(1) 全定制 (Full-Custom)設(shè)計 利用最基本的設(shè)計方法(使用現(xiàn)有庫單元)，對集成電路中所有的元器件進行精工細作的設(shè)計方法 所有的晶體管邏輯單元和掩模版按定制的方式進行制作 優(yōu)點：可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性 缺點：設(shè)計要求高、周期長，設(shè)計成本昂貴 適宜于：模擬電路，數(shù)模混合電路，以及對速度、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合20全定制設(shè)計方法(2) 現(xiàn)在的ASIC設(shè)計中，很少采用全定制設(shè)計方法 全定制設(shè)計要求： 要考慮工藝條件

14、，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素 需要經(jīng)驗和技巧，掌握各種設(shè)計規(guī)則和方法，一般由專業(yè)微電子IC設(shè)計人員完成 布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計原則設(shè)計版圖 版圖設(shè)計與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計版圖和工藝 全定制設(shè)計的方法已經(jīng)被半定制方法所取代21半定制設(shè)計方法(1) 半定制(Semi-Custom) 設(shè)計 所有的邏輯單元預(yù)先設(shè)計好，全部或部分掩模版按定制的方式進行制作 可以大大簡化設(shè)計 主要有兩種 基于標準單元(Standard-Cell Ba

15、sed)的設(shè)計方法 將預(yù)先設(shè)計好的標準單元，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計好的大型單元一起組成ASIC 基于門陣列 (Gate-Array Based)的設(shè)計方法 在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計22半定制設(shè)計方法(2) 基于標準單元的設(shè)計方法 標準單元 (如門電路、多路開關(guān)、觸發(fā)器、時鐘發(fā)生器等): 具有同一高度(指版圖尺寸)，但寬度不等 標準單元均采用定制方法經(jīng)過精心設(shè)計，并完成了設(shè)計規(guī)則檢查和電學性能驗證 標準單元存入設(shè)計系統(tǒng)的物理單元庫中以便調(diào)用 設(shè)計時，將所需標準單元從庫中調(diào)出，如同搭積木或砌墻一樣排列成若干行，行間留有布線通道 (寬

16、度可調(diào)) 根據(jù)電路功能和要求用掩膜版將各標準單元用連線連接起來 適用于性能指標高而生產(chǎn)批量又比較大的芯片設(shè)計23半定制設(shè)計方法(3)24半定制設(shè)計方法(4) 基于門陣列的設(shè)計方法 門陣列 將邏輯單元 (含有若干晶體管)排列成陣列形式 各個邏輯單元完全相同，只有單元內(nèi)以及單元之間的互連關(guān)系是定制的 通過連接單元內(nèi)的器件實現(xiàn)某類門的功能 通過各邏輯單元之間的連接實現(xiàn)電路的設(shè)計要求 特點：門陣列芯片預(yù)先完成了連線以外的所有芯片加工工序，只需單獨設(shè)計和制作接觸孔和連線以完成特定的電路要求 適合于開發(fā)周期短，低開發(fā)成本、投資、風險小的小批量數(shù)字電路設(shè)計25半定制設(shè)計方法(5)有通道門陣列 (Channe

17、led Gate Array)無通道門陣列 (Channelless Gate Array)又稱門海 (Sea of Gate)26半定制設(shè)計方法(6) 標準單元法 vs. 門陣列法 標準單元法中各單元高度相同、但寬度不同，門陣列的各單元完全相同 標準單元法中布線通道的間距可變，門陣列的布線通道是固定的 門陣列法中有半導體母片或基片 (即固定模版，包括固定單元結(jié)構(gòu)、固定通道數(shù)以及固定的I/O PAD)，標準單元法沒有固定的模版 門陣列基片完成了連線以外的所有加工工序，完成邏輯時需要單獨設(shè)計的掩膜版只有24塊；標準單元法由于所調(diào)用的單元不同，需要設(shè)計所有層次的掩膜版 標準單元法的芯片面積的利用率

18、比門陣列法要高 標準單元法可內(nèi)嵌定制的功能單元 標準單元法的開發(fā)成本比門陣列法要高27可編程器件設(shè)計方法(1) 可編程器件 已完成了全部工藝制造的、可直接從市場上夠得的芯片產(chǎn)品 經(jīng)過編程便可在器件上實現(xiàn)設(shè)計人員所要求的邏輯功能 不需要通過集成電路加工工藝就能實現(xiàn)ASIC 深受系統(tǒng)設(shè)計人員的喜愛降低設(shè)計制造成本、縮短設(shè)計周期 適合于短開發(fā)周期、有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計 可編程器件主要有兩大類 可編程邏輯器件 (PLD, Programmable Logic Device) 現(xiàn)場可編程門陣列 (FPGA, Field-Programmable Gate Array)28可編程器件設(shè)計方

19、法(2)PLD 邏輯陣列由與矩陣、或矩陣和反相器組成 連線的通斷可編程FPGA 可配置邏輯塊排成陣列形式 邏輯塊之間為連線區(qū) 器件四周是可編程I/O塊29ASIC設(shè)計流程 (1) IC Design and Implementation30ASIC設(shè)計流程 (2)System Specification31ASIC設(shè)計流程 (3)Algorithm Analysis32ASIC設(shè)計流程 (4)Hierarchy Design33ASIC設(shè)計流程 (5)Gate and Circuit Level Design34ASIC設(shè)計流程 (6) Synthesis = translation + op

20、timization35ASIC設(shè)計流程 (7)流程圖36ASIC設(shè)計流程 (8) 主要步驟 設(shè)計輸入：采用硬件描述語言 (HDL)或電路圖輸入 邏輯綜合：處理硬件描述語言，產(chǎn)生電路網(wǎng)表描述邏輯單元及其之間的連接關(guān)系 系統(tǒng)劃分：將大型系統(tǒng)分成幾個ASIC 布圖前仿真：檢查設(shè)計功能是否正確 布圖規(guī)劃：在芯片上安排各模塊的位置 布局：安排模塊中標準單元的位置 布線：模塊與單元之間的連接 電路提取：確定互連線的電阻和電容 布圖后仿真：加上互連線負載后檢查功能和時序是否正確37ASIC設(shè)計流程 (9) ASIC設(shè)計過程包括四大部分 系統(tǒng)設(shè)計 HDL源代碼設(shè)計 邏輯綜合 (Logical Synthesis) 版圖設(shè)計 通?；跇藴蕟卧獛?(Cell-based)38ASIC設(shè)計所需的軟件工具(1) ASIC設(shè)計所需的軟件工具 HDL邏輯設(shè)計 Mentor ModelSim, Synopsys VCS: HDL語言仿真器 ModelSim: 提供最友好的調(diào)試環(huán)境 VCS: 具有目前行業(yè)中最高的模擬性能，支持千萬門級的ASIC設(shè)計 Synopsys Vera: 邏輯驗證工具 邏輯綜合 Synopsys Design Compiler:工業(yè)界標準的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品39ASIC設(shè)計所需的軟件工具(2) 后端設(shè)計