數(shù)字IC設(shè)計(jì)經(jīng)典筆試題

1、-數(shù)字IC設(shè)計(jì)經(jīng)典筆試題戎王舵鵬程王福生袁波摘要本文搜集了近年來(lái)數(shù)字IC設(shè)計(jì)公司的經(jīng)典筆試題目，容涵蓋FPGA、VerilogHDL編程和IC設(shè)計(jì)根底知識(shí)。AbstractThis article includes some classical tests which have been introduced into interview by panies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.

2、關(guān)鍵詞FPGA VerilogHDL IC設(shè)計(jì)引言近年來(lái)，國(guó)的IC設(shè)計(jì)公司逐漸增多，IC公司對(duì)人才的要求也不斷提高，不僅反映在對(duì)相關(guān)工程經(jīng)歷的要求，更表達(dá)在專業(yè)筆試題目難度的增加和廣度的延伸。為參加數(shù)字IC設(shè)計(jì)公司的筆試做準(zhǔn)備，我們需要提前熟悉那些在筆試中出現(xiàn)的經(jīng)典題目。IC設(shè)計(jì)根底1：什么是同步邏輯和異步邏輯.同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來(lái)，此時(shí)無(wú)論外部輸入 * 有無(wú)變化，狀態(tài)表中的每個(gè)狀

3、態(tài)都是穩(wěn)定的。異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒(méi)有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別：同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)：時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的要求。4：建立時(shí)間與保持時(shí)間的概念.建立時(shí)間

4、：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。5：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間.因?yàn)橛|發(fā)器部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。比較容易理解的方式

5、換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的D端像一個(gè)鎖存器在承受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級(jí)門的狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間是因?yàn)樵跁r(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反響來(lái)鎖存狀態(tài)，從后級(jí)門傳到前級(jí)門需要時(shí)間。6：什么是亞穩(wěn)態(tài).為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播.這也是一個(gè)異步電路同步化的問(wèn)題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在*個(gè)規(guī)定的時(shí)間段到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做“一位同步器，他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)展同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，則在下一個(gè)脈沖沿到來(lái)之前，其輸出

6、的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期。更確切地說(shuō)，輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需的保持時(shí)間之和。最保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。所以，這樣的同步電路對(duì)于從較慢的時(shí)鐘域來(lái)的異步信號(hào)進(jìn)入較快的時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒(méi)有作用。7：對(duì)于多位的異步信號(hào)如何進(jìn)展同步.對(duì)以一位的異步信號(hào)可以使用“一位同步器進(jìn)展同步使

7、用兩級(jí)觸發(fā)器，而對(duì)于多位的異步信號(hào)，可以采用如下方法：1：可以采用保持存放器加握手信號(hào)的方法多數(shù)據(jù)，控制，地址；2：特殊的具體應(yīng)用電路構(gòu)造,根據(jù)應(yīng)用的不同而不同；3：異步FIFO。最常用的緩存單元是DPRAM8：鎖存器latch和觸發(fā)器flip-flop區(qū)別.電平敏感的存儲(chǔ)器件稱為鎖存器。可分為高電平鎖存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。有穿插耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。9：什么是時(shí)鐘抖動(dòng).時(shí)鐘抖動(dòng)是指芯片的*一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)

8、生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在不同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為0的平均變量。10：寄生效應(yīng)在IC設(shè)計(jì)中怎樣加以抑制和利用這是我的理解，原題好似是說(shuō)，IC設(shè)計(jì)過(guò)程中將寄生效應(yīng)的怎樣反響影響設(shè)計(jì)師的設(shè)計(jì)方案.所謂寄生效應(yīng)就是那些溜進(jìn)你的PCB并在電路施破壞、令人頭痛、原因不明的小故障。它們就是滲入高速電路中隱藏的寄生電容和寄生電感。其中包括由封裝引腳和印制線過(guò)長(zhǎng)形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。理想狀態(tài)下，導(dǎo)線是沒(méi)有電阻，電容和電感的。而在實(shí)際中，導(dǎo)線用到了金屬銅，它有一定的電阻率，如果導(dǎo)線足夠長(zhǎng)

9、，積累的電阻也相當(dāng)可觀。兩條平行的導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個(gè)平行板電容器你想象一下。通電的導(dǎo)線周圍會(huì)形成磁場(chǎng)特別是電流變化時(shí)，磁場(chǎng)會(huì)產(chǎn)生感生電場(chǎng)，會(huì)對(duì)電子的移動(dòng)產(chǎn)生影響，可以說(shuō)每條實(shí)際的導(dǎo)線包括元器件的管腳都會(huì)產(chǎn)生感生電動(dòng)勢(shì)，這也就是寄生電感。在直流或者低頻情況下，這種寄生效應(yīng)看不太出來(lái)。而在交流特別是高頻交流條件下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會(huì)在交流情況下會(huì)對(duì)電流的移動(dòng)產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難抑制，也難摸到。只能通過(guò)優(yōu)化線路，盡量使用管腳短的SMT元器件來(lái)減少其影響，要完全消除是不可能的。11：什么是線與邏輯,要實(shí)現(xiàn)它,在硬件

10、特性上有什么具體要求?線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上,要用oc門來(lái)實(shí)現(xiàn),由于不用oc門可能使灌電流過(guò)大,而燒壞邏輯門. 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。oc門就是集電極開(kāi)路門。od門是漏極開(kāi)路門。12：什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?在組合電路中，*一輸入變量經(jīng)過(guò)不同途徑傳輸后，到達(dá)電路中*一集合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象叫做冒險(xiǎn)。也就是由于競(jìng)爭(zhēng)產(chǎn)生的毛刺叫做冒險(xiǎn)。判斷方法：代數(shù)法如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象；卡諾圖：有兩個(gè)相切的卡諾圈并且相切處沒(méi)有被其他卡諾圈包圍，就有可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)；實(shí)驗(yàn)法：

11、示波器觀測(cè)；解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號(hào)，避開(kāi)毛刺；3：增加冗余項(xiàng)消除邏輯冒險(xiǎn)。門電路兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變稱為競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。如果邏輯函數(shù)在一定條件下可以化簡(jiǎn)成Y=A+A或Y=AA則可以判斷存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象只是一個(gè)變量變化的情況。消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯13：你知道那些常用邏輯電平?TTL與S電平可以直接互連嗎.常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECLEmitter Coupled Logic、PECLPseudo/Positive Emitter C

12、oupled Logic、LVDSLow Voltage Differential Signaling、GTLGunning Transceiver Logic、BTLBackplane Transceiver Logic、ETLenhanced transceiver logic、GTLPGunning Transceiver Logic Plus；RS232、RS422、RS48512V，5V，3.3V；也有一種答案是：常用邏輯電平：12V，5V，3.3V。TTL和CMOS 不可以直接互連，由于TTL是在之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TT

13、L接到 CMOS需要在輸出端口加一上拉電阻接到5V或者12V。用CMOS可直接驅(qū)動(dòng)TTL;加上拉電阻后,TTL可驅(qū)動(dòng)CMOS.上拉電阻用途：a、當(dāng)TTL電路驅(qū)動(dòng)S電路時(shí)，如果TTL電路輸出的高電平低于S電路的最低高電平一般為3.5V，這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。b、OC門電路必須加上拉電阻，以提高輸出的高電平值。c、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。d、在S芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。e、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

14、f、提高總線的抗電磁干擾能力。管腳懸空就比較容易承受外界的電磁干擾。g、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:a、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。b、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。c、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出的高電平值。OC門電路要輸出“1時(shí)才需要加上拉電阻不加根本就沒(méi)有高電平在有時(shí)我們用OC門作驅(qū)動(dòng)例如控制一個(gè) LED灌電流工作時(shí)就可以不加上拉

15、電阻總之加上拉電阻能夠提高驅(qū)動(dòng)能力。14：IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別.同步復(fù)位在時(shí)鐘沿變化時(shí)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。15：MOORE 與 MEELEY狀態(tài)機(jī)的特征. Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。 Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān)。16：多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域.不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)展同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯

16、造成影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí)，可以采用兩級(jí)觸發(fā)器來(lái)同步；數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步FIFO來(lái)實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號(hào)。17：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)展全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)

17、計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；18：一個(gè)四級(jí)的Mu*,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing.關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。19：給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問(wèn)關(guān)鍵路徑是什么,還問(wèn)給出輸入, 使得輸出依賴于關(guān)鍵路徑.關(guān)鍵路徑就是輸入到輸出延時(shí)最大的路徑，找到了關(guān)鍵路徑便能求得最大時(shí)鐘頻率。20：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，

18、電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、上下電平的噪聲容限一樣、充電放電的時(shí)間相等。21：用一個(gè)二選一mu*和一個(gè)inv實(shí)現(xiàn)異或.其中:B連接的是地址輸入端，A和A非連接的是數(shù)據(jù)選擇端,F對(duì)應(yīng)的的是輸出端,使能端固定接地置零(沒(méi)有畫(huà)出來(lái)). Y=BA+BA利用4選1實(shí)現(xiàn)F(*,y,z)=*z+yz F(*,y,z)=*yz+*yz+*yz+*yz=*y0+*yz+*yz+*y1Y=ABD0+ABD1+ABD2+ABD3所以D0=0，D1=z，D2=z，D3=122：latch與register的區(qū)別,為什么

19、現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的. latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。23：SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM的區(qū)別?SRAM：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)喪失，不像DRAM 需要不停的REFRESH，制造本錢較高，通常用來(lái)作為快取(CACHE) 記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)喪失DRAM：動(dòng)態(tài)隨機(jī)存

20、儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED) 電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比SRAM廉價(jià)，但速度較慢，耗電量較大，常用作計(jì)算機(jī)的存使用。SSRAM：即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。對(duì)于SSRAM的所有都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。SDRAM：即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。24：如何防止亞穩(wěn)態(tài).亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在*個(gè)規(guī)定時(shí)間段到達(dá)一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在*個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩

21、狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：a 降低系統(tǒng)時(shí)鐘頻率b 用反響更快的FFc 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播可以采用前面說(shuō)的加兩級(jí)觸發(fā)器。d 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)25：基爾霍夫定理的容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時(shí)，流向*一結(jié)點(diǎn)的電流之和恒等于由該結(jié)點(diǎn)流出的電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中的任一回路繞行一周，在該回路上電動(dòng)勢(shì)之和恒等于各電阻上的電壓降之和。26：描述反響電路的概念，列舉他們的應(yīng)用。反響，就是在電路系統(tǒng)中，把輸出回路中的電量電壓或電流輸入到輸入回路中去。反

22、響的類型有：電壓串聯(lián)負(fù)反響、電流串聯(lián)負(fù)反響、電壓并聯(lián)負(fù)反響、電流并聯(lián)負(fù)反響。負(fù)反響的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反響的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反響的特點(diǎn)：電路的輸出電流趨向于維持恒定。27：有源濾波器和無(wú)源濾波器的區(qū)別無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路

23、的工作頻率難以做得很高。FPGA1：系統(tǒng)最高速度計(jì)算最快時(shí)鐘頻率和流水線設(shè)計(jì)思想：同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時(shí)時(shí)間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時(shí)；Tsetup是觸發(fā)器的建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，則數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的輸出端需要的延時(shí)時(shí)間是Tco，經(jīng)過(guò)組合邏輯的延時(shí)時(shí)間為Tdelay，然后到達(dá)第二個(gè)觸發(fā)器的端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘的延遲必須大于Tco

24、TdelayTsetup，也就是說(shuō)最小的時(shí)鐘周期Tmin =TcoTdelayTsetup，即最快的時(shí)鐘頻率Fma* =1/Tmin。FPGA開(kāi)發(fā)軟件也是通過(guò)這種方法來(lái)計(jì)算系統(tǒng)最高運(yùn)行速度Fma*。因?yàn)門co和Tsetup是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間Tdelay，所以說(shuō)縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長(zhǎng)延時(shí)路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的N塊，通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器

25、使用一樣的時(shí)鐘，就可以防止在兩個(gè)觸發(fā)器之間出現(xiàn)過(guò)大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂流水線技術(shù)的根本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限局部用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上參加延時(shí)，另外硬件面積也會(huì)稍有增加。2：時(shí)序約束的概念和根本策略.時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過(guò)附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)到達(dá)時(shí)序要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)

26、的所有時(shí)鐘，對(duì)各時(shí)鐘域的同步元件進(jìn)展分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。3：附加約束的作用.提高設(shè)計(jì)的工作頻率減少了邏輯和布線延時(shí)；2：獲得正確的時(shí)序分析報(bào)告；靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告3：指定FPGA/CPLD的電氣標(biāo)準(zhǔn)和引腳位置。4：FPGA設(shè)計(jì)工程師努力的方向：SOPC，高速串行I/O，低功耗，可靠性，可

27、測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性開(kāi)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨著單板功能的提高、本錢的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮圍，完成一樣的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說(shuō)altera、*ilin*都在根據(jù)自己的芯片特點(diǎn)整理如何降低功耗的文檔。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用圍，象*ilin*的v2pro中的高速鏈路也逐漸被應(yīng)用。5：FP

28、GA芯片有哪兩種存儲(chǔ)器資源. FPGA芯片有兩種存儲(chǔ)器資源：一種叫BLOCK RAM,另一種是由LUT配置成的部存儲(chǔ)器也就是分布式RAM。BLOCK RAM由一定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時(shí)候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。6：FPGA設(shè)計(jì)中對(duì)時(shí)鐘的使用.例如分頻等 FPGA芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)展相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)展邏輯操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時(shí)鐘管理器如PLL,DLL

29、或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入這些也是對(duì)時(shí)鐘邏輯操作的替代方案。7：FPGA設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí).首先說(shuō)說(shuō)異步電路的延時(shí)實(shí)現(xiàn)：異步電路一半是通過(guò)加buffer、兩級(jí)與非門等來(lái)實(shí)現(xiàn)延時(shí)我還沒(méi)用過(guò)所以也不是很清楚，但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中，對(duì)于比較大的和特殊要求的延時(shí)，一半通過(guò)高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制延時(shí)；對(duì)于比較小的延時(shí)，可以通過(guò)觸發(fā)器打一拍，不過(guò)這樣只能延遲一個(gè)時(shí)鐘周期。8：FPGA中可以綜合實(shí)現(xiàn)為RAM/ROM/CAM的三種資源及其本卷須知.三種資源：BLOCK RAM，觸發(fā)器FF，查找表LUT；本卷須知：a：在生成RAM等存儲(chǔ)單元時(shí)，應(yīng)

30、該首選BLOCK RAM 資源；其原因有二：第一：使用BLOCK RAM等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元。使用BLOCK RAM可以說(shuō)是“不用白不用，是最大程度發(fā)揮器件效能，節(jié)約本錢的一種表達(dá)；第二：BLOCK RAM是一種可以配置的硬件構(gòu)造，其可靠性和速度與用LUT和REGISTER構(gòu)建的存儲(chǔ)器更有優(yōu)勢(shì)。b：弄清FPGA的硬件構(gòu)造，合理使用BLOCK RAM資源；c：分析BLOCK RAM容量，高效使用BLOCK RAM資源；d：分布式RAM資源DISTRIBUTE RAM9：查找表的原理與構(gòu)造.查找表look-up-table簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。

31、目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有 4位地址線的16*1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)展邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)展查表，找出地址對(duì)應(yīng)的容，然后輸出即可10：IC設(shè)計(jì)前端到后端的流程和EDA工具.設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒(méi)有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。 a：規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。 b：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決

32、方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于systemC語(yǔ)言，對(duì)價(jià)后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。 c：HDL編碼：設(shè)計(jì)輸入工具：ultra ，visual VHDL等 d：仿真驗(yàn)證：modelsim e：邏輯綜合：synplify f：靜態(tài)時(shí)序分析：synopsys的Prime Time g：形式驗(yàn)證：Synopsys的Formality.Verilog1：HDL語(yǔ)言的層次概念. HDL語(yǔ)言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)，行為級(jí)，存放器傳輸級(jí)和門級(jí)。系統(tǒng)級(jí)，算法級(jí)，RTL級(jí)(行為

33、級(jí))，門級(jí)，開(kāi)關(guān)級(jí)2：設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，a.畫(huà)出fsm有限狀態(tài)機(jī)b.用verilog編程，語(yǔ)法要符合FPGA設(shè)計(jì)的要求c.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程.設(shè)計(jì)過(guò)程：a、首先確定輸入輸出，A=1表示投入10分，B=1表示投入5分，Y=1表示彈出飲料，Z=1表示找零。b、確定電路的狀態(tài)，S0表示沒(méi)有進(jìn)展投幣，S1表示已經(jīng)有5分硬幣。c、畫(huà)出狀態(tài)轉(zhuǎn)移圖。module sell(clk,rst,a,b,y,z);input clk,rst,a,b;output y,z;parameter s0=0,s1=1;reg state,ne*t_s

34、tate;always(posedge clk)begin if(!rst) state=s0; else state=ne*t_state;endalways(a or b or cstate)begin y=0;z=0; case(state) s0: if(a=1&b=0) ne*t_state=s1; else if(a=0&b=1) beginne*t_state=s0; y=1;endelsene*t_state=s0; s1: if(a=1&b=0) beginne*t_state=s0;y=1;end else if(a=0&b=1) beginne*t_state=s0; y

35、=1;z=1;endelsene*t_state=s0; default: ne*t_state=s0;endcaseendendmodule2：用D觸發(fā)器做個(gè)二分頻的電路.畫(huà)出邏輯電路.module div2(clk,rst,clk_out);input clk,rst;output reg clk_out;always(posedge clk)begin if(!rst) clk_out =0; else clk_out = clk_out;endendmodule現(xiàn)實(shí)工程設(shè)計(jì)中一般不采用這樣的方式來(lái)設(shè)計(jì)，二分頻一般通過(guò)DCM來(lái)實(shí)現(xiàn)。通過(guò)DCM得到的分頻信號(hào)沒(méi)有相位差?；蛘呤菑腝端引出加一

36、個(gè)反相器。3：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢.module counter7(clk,rst,load,data,cout);input clk,rst,load;input 2:0 data;output reg 2:0 cout;always(posedge clk)begin if(!rst) cout=3d0; else if(load) cout=3d6) cout=3d0;else cout=cout+3d1;endendmodule4：用Verilog或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)消除一個(gè)glitch毛刺.將傳輸過(guò)來(lái)的信號(hào)經(jīng)過(guò)兩級(jí)觸發(fā)器就可以消除毛刺。這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除module(clk,data,q_out)input clk,data;output reg q_out;reg q1;always(posedge clk)begin q1=data; q_out=q1;endendmodule5、畫(huà)出DFF的構(gòu)造圖,用verilog實(shí)現(xiàn)之。module dff(clk,d,qout);input clk,d;output qout;reg qout;always(posedge clk)beginif(!reset)qout=0;elseq