現(xiàn)代計(jì)算機(jī)組成基本原理

1、現(xiàn)代計(jì)算機(jī)組成基本原理第第1 1章章 概概 述述 1.1 1.1 現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù)現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù) 單片機(jī)原理及應(yīng)用軟件工程編譯原理數(shù)據(jù)庫(kù)原理及應(yīng)用數(shù)據(jù)結(jié)構(gòu)C/C+語(yǔ)言程序設(shè)計(jì)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)計(jì)算機(jī)體系結(jié)構(gòu)操作系統(tǒng)計(jì)算機(jī)網(wǎng)絡(luò)微機(jī)原理微機(jī)接口技術(shù)計(jì)算機(jī)基礎(chǔ)數(shù)字邏輯電路計(jì)算機(jī)組成原理圖圖1-1 計(jì)算機(jī)專業(yè)基本課程體系簡(jiǎn)圖計(jì)算機(jī)專業(yè)基本課程體系簡(jiǎn)圖 第第1 1章章 概概 述述 1.1 1.1 現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù)現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù) 問(wèn)題的提出問(wèn)題的提出 1、缺失、缺失CPU硬件設(shè)計(jì)這一重要內(nèi)容硬件設(shè)計(jì)這一重要內(nèi)容 2、自主創(chuàng)新能力培養(yǎng)與訓(xùn)練方面的課程內(nèi)容偏少、自主創(chuàng)新

2、能力培養(yǎng)與訓(xùn)練方面的課程內(nèi)容偏少 第第1 1章章 概概 述述 1.1 1.1 現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù)現(xiàn)代計(jì)算機(jī)組成原理課的任務(wù) 探索解決問(wèn)題的方法探索解決問(wèn)題的方法 1與國(guó)際接軌與國(guó)際接軌 2含有符合現(xiàn)代工程設(shè)計(jì)技術(shù)的含有符合現(xiàn)代工程設(shè)計(jì)技術(shù)的CPU設(shè)計(jì)內(nèi)容設(shè)計(jì)內(nèi)容 3創(chuàng)造能力的培養(yǎng)創(chuàng)造能力的培養(yǎng) 4增加了有關(guān)現(xiàn)代計(jì)算機(jī)組成的新知識(shí)點(diǎn)增加了有關(guān)現(xiàn)代計(jì)算機(jī)組成的新知識(shí)點(diǎn) 第第1 1章章 概概 述述 1.2 1.2 EDAEDA技術(shù)技術(shù) 探索解決問(wèn)題的方法探索解決問(wèn)題的方法 EDA (Electronic Design Automation) 作為作為EDA技術(shù)技術(shù)最終實(shí)現(xiàn)目標(biāo)的最終實(shí)現(xiàn)目標(biāo)的

3、ASIC，可以通過(guò)可以通過(guò)2種途徑來(lái)完成種途徑來(lái)完成 。超大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?半定制或全定制半定制或全定制ASIC 第第1 1章章 概概 述述 1.3 FPGA器件器件 圖圖1-2 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出第第1 1章章 概概 述述 1.3 FPGA器件器件 1.3.1 FPGA的發(fā)展歷程的發(fā)展歷程 20世世紀(jì)紀(jì) 70年代年代 PROM和和PLA器件器件 70年代末年代末 PALPAL器件器件 80年代初年代初 GAL器件器件 80年代中期年代中期 FPGA器件器件 80年代末年代末 CPLD器件器件

4、90年代后年代后 大規(guī)模大規(guī)模FPGA器件器件 第第1 1章章 概概 述述 1.3 FPGA器件器件 1.3.2 Cyclone 系列系列 FPGA Cyclone與與Cyclone II系列器件系列器件 FPGA系列系列 Cyclone器件的可編程資源主要來(lái)自邏器件的可編程資源主要來(lái)自邏輯陣列塊（輯陣列塊（LAB），），而每個(gè)而每個(gè)LAB都是由都是由多個(gè)多個(gè)LE（Logic Element）來(lái)構(gòu)成。來(lái)構(gòu)成。 在在Cyclone器件中所含的嵌入式存儲(chǔ)器由數(shù)十器件中所含的嵌入式存儲(chǔ)器由數(shù)十個(gè)個(gè)M4K的存儲(chǔ)器塊構(gòu)成。的存儲(chǔ)器塊構(gòu)成。 第第1 1章章 概概 述述 1.4 VHDL 硬件描述語(yǔ)言硬件描

5、述語(yǔ)言 硬件描述語(yǔ)言硬件描述語(yǔ)言 HDL（Hardware Description Language） 常常見(jiàn)見(jiàn)的的HDL VHSIC(Very High Speed Integrated Circuit)Hardware Description Language 第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 圖圖1-3 應(yīng)用于應(yīng)用于FPGA的的EDA開(kāi)發(fā)流程開(kāi)發(fā)流程 第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 1. 編輯輸入（編輯輸入（Editting） （1）原理圖輸入。）原理圖輸入。 （2）狀態(tài)圖輸入。）狀態(tài)圖輸入。 （3）波形圖輸入。）波形圖輸入。 （4）

6、HDL文本輸入。文本輸入。 第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 2. 綜合（綜合（Synthesis） 將電路的高級(jí)語(yǔ)言將電路的高級(jí)語(yǔ)言(如行為描述如行為描述)轉(zhuǎn)換成低級(jí)的，可與器轉(zhuǎn)換成低級(jí)的，可與器件基本結(jié)構(gòu)相映射的網(wǎng)表文件，或電路連接圖。件基本結(jié)構(gòu)相映射的網(wǎng)表文件，或電路連接圖。 與軟件語(yǔ)言的編譯（與軟件語(yǔ)言的編譯（Compilation）不同，由不同，由HDL綜綜合出的電路結(jié)構(gòu)不是惟一的，并且綜合的優(yōu)化也不是單純合出的電路結(jié)構(gòu)不是惟一的，并且綜合的優(yōu)化也不是單純的或一個(gè)方向的。為達(dá)到速度、面積（邏輯資源）、性能的或一個(gè)方向的。為達(dá)到速度、面積（邏輯資源）、性能的要

7、求，往往需要對(duì)綜合加以約束，稱為綜合約束，包括的要求，往往需要對(duì)綜合加以約束，稱為綜合約束，包括速度約束、面積約束、性能約束等。速度約束、面積約束、性能約束等。 第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 3. 適配（適配（Fitting） 適配器適配器 結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如如JEDEC、Jam格式的文件。格式的文件。 第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì)讓計(jì)算機(jī)根據(jù)一定

8、的算法和一定的仿真庫(kù)對(duì)EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。 仿真仿真（1）時(shí)序仿真。）時(shí)序仿真。 （2）功能仿真。）功能仿真。 4. 時(shí)序仿真與功能仿真時(shí)序仿真與功能仿真 （Timing Simulation and Functional Simulation）第第1 1章章 概概 述述 1.5 EDA設(shè)計(jì)流程設(shè)計(jì)流程 5. 編程下載（編程下載（Programming） 把適配后生成的下載或配置文件，通過(guò)編程器或編程把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向電纜向FPGA進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 6

9、. 硬件測(cè)試硬件測(cè)試(Hardware Debugging) 將含有載入了設(shè)計(jì)的將含有載入了設(shè)計(jì)的FPGA的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試 第第1 1章章 概概 述述 1.6 Quartus II簡(jiǎn)介簡(jiǎn)介 圖圖1-4 Quartus II設(shè)計(jì)流程設(shè)計(jì)流程 第第1 1章章 概概 述述 1.7 CISC和和 RISC 處理器處理器 1復(fù)雜指令系統(tǒng)計(jì)算機(jī)復(fù)雜指令系統(tǒng)計(jì)算機(jī)CISC 指令系統(tǒng)復(fù)雜龐大指令系統(tǒng)復(fù)雜龐大 目標(biāo)目標(biāo)（1）面向目標(biāo)程序優(yōu)化。）面向目標(biāo)程序優(yōu)化。 （2）面向高級(jí)語(yǔ)言和編譯程序優(yōu)化。）面向高級(jí)語(yǔ)言和編譯程序優(yōu)化。 （3）面向操作系統(tǒng)的優(yōu)化。）面向操作系統(tǒng)的優(yōu)化。 問(wèn)題問(wèn)

10、題（1）20與與80規(guī)律。規(guī)律。 （2）VLSI技術(shù)發(fā)展迅速引起的問(wèn)題。技術(shù)發(fā)展迅速引起的問(wèn)題。 （3）軟硬件的功能分配問(wèn)題。）軟硬件的功能分配問(wèn)題。 第第1 1章章 概概 述述 1.7 CISC和和 RISC 處理器處理器 2精簡(jiǎn)指令集計(jì)算機(jī)精簡(jiǎn)指令集計(jì)算機(jī)RISC RISC設(shè)計(jì)方案是針對(duì)指令執(zhí)行的設(shè)計(jì)方案是針對(duì)指令執(zhí)行的 “微程序控制方式微程序控制方式”提提出來(lái)的改進(jìn)方案。出來(lái)的改進(jìn)方案。 主要目的主要目的 提高提高“性能性能/ /價(jià)格比價(jià)格比” 大多數(shù)指令在單周期內(nèi)完成、采用大多數(shù)指令在單周期內(nèi)完成、采用LOADSTORE結(jié)構(gòu)、結(jié)構(gòu)、硬布線控制邏輯、減少指令和尋址方式的種類、硬布線控制邏

11、輯、減少指令和尋址方式的種類、 固定的指令格式、注重編譯的優(yōu)化。固定的指令格式、注重編譯的優(yōu)化。面向寄存器結(jié)構(gòu)、重視提高流水線的執(zhí)行效率、面向寄存器結(jié)構(gòu)、重視提高流水線的執(zhí)行效率、 重視優(yōu)化編譯技術(shù)。重視優(yōu)化編譯技術(shù)。 第第1 1章章 概概 述述 1.8 1.8 FPGAFPGA在現(xiàn)代計(jì)算機(jī)領(lǐng)域中的應(yīng)用在現(xiàn)代計(jì)算機(jī)領(lǐng)域中的應(yīng)用 FPGA技術(shù)含量正以驚人的速度上升。電子類的新技技術(shù)含量正以驚人的速度上升。電子類的新技術(shù)項(xiàng)目的開(kāi)發(fā)更多地依賴于術(shù)項(xiàng)目的開(kāi)發(fā)更多地依賴于FPGA技術(shù)的應(yīng)用，特別是技術(shù)的應(yīng)用，特別是隨著隨著HDL等硬件描述語(yǔ)言綜合工具功能和性能的提高，等硬件描述語(yǔ)言綜合工具功能和性能的提高，計(jì)