計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)復(fù)習(xí)題VIP

1、精品Question4Asingle-issueprocessorusestomasulo'salgorithminitsfloating-pointunit,whichhasoneadderandonemultiplier,eachwithitsownsetofreservationstation,thereisonlyoneCDB,andbroadcastonthisCDBtakesanentirecycle.theprocessorisexecutingthefollowingsequenceofinstructionand,foreachinstruction,weshowth

2、ecycleinwhichtheinstructionisfetched,decoded,issued,beginstoexecute,andwritesresult.單發(fā)射處理器在其浮點(diǎn)單元中使用托馬斯算法，其具有一個(gè)加法器和一個(gè)乘法器,每個(gè)具有其自己的一組保留站，只有一個(gè)CDB并且在該CDBt廣播需要整個(gè)周期。處理器正在執(zhí)行以下指令序列，并且對于每個(gè)指令，我們示出指令被取出，解碼，發(fā)出，開始執(zhí)行和寫入結(jié)果的周期。instructionfetchdecodeissueexecuteWriteresultI1MULR1,R2,R212348I2ADDR1,R1,R2234910I3MULR2,

3、R2,R3345813I4ADDR3,R1,R14561112I5MULR1,R1,R15671216I6ADDR2,R3,R46711?I7ADDR1,R5,?781317181、whatisthelatencyofthemultiplier?42、Isthemultiplierpipelined?N3、Howmanyreservationstationaretherefortheadder?24、InwhichcycledoesI6begintoexecute?135、Whichregisterdoes?RepresentinI7R16、IftheprioryforusingCDBdepe

4、ndsonthetypeofinstruction,betweenADDandMULthepriorityforusingtheCDBgoesto?ADDQuestion8(書本92頁)感謝下載載;load R1 from address 0+R2 ;R1=R1+1.Loop:LDR1,0(R2)DADDIR1,R1,#1SDR1,0,(R2)DADDIR2,R2,#4DSUBR4,R3,R2BNEZR4,Loop;storeR1ataddress0+R2;R2=R2+4;R4=R3-R2;branchtoLoopifR4!=0AssumethattheinitialvalueofR3isR2

5、+396.答案：(1)依題意可得，指令序列執(zhí)行的流水線時(shí)空圖如下:1234567891011121314151617181920211IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB1IFIFIDEXME時(shí)鐘周期為：17*98+18=1684(2)依題意可得，指令序列執(zhí)行的流水線時(shí)空圖如下:1234567891011121314151IFIDEXMEWB2IFIDSEXMEWB3IFSIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB7IFMissMissIFIDEXMEWB時(shí)鐘周

6、期為：10*98+11=991(3)依題意可得，指令序列執(zhí)行的流水線時(shí)空圖如下:12345678910111IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB1IFIDEXMEWB時(shí)鐘周期為：6*98+10=598Question99a)Whatistheeffectiveaccesstimeofacachememorysysteminwhichthereisa2-waysetassociativecache,havingthefollowingparameters:Parameter:Value:numberof

7、sets1024setslinesize16wordscacheaccesstime15ns/linemainmemoryaccesstime70ns/wordmainmemoryaddressspacesize256Mwordscachehitrate95%Labelthefieldsofthememoryaddressbelowusedtoaccessthecacheandindicatethesizeofeachfield(innumberofbits).Assumethatmemoryisword-addressed.Tag:_14_bitsIndex:_10_bitsOffset:_

8、4_bits9b)Whatistheeffectiveaccesstimeofacachememorysysteminwhichthereisadirectmappedlevel1(L1)cacheandafullyassociativelevel2(L2)cache,havingthefollowingparameters:Parameter:Value:L1numberofsets128setsL1linesize4wordsL1cacheaccesstime10ns/lineL2linesize8wordsL2cacheaccesstime20ns/linemainmemoryacces

9、stime70ns/wordmainmemorysize256MwordsL1cachehitrate95%L2cachehitrate89%LabelthefieldsofthememoryaddressbelowusedtoaccesstheL1cacheandindicatethesizeofeachfield(innumberofbits).Assumethatmemoryisword-addressed.Tag:19bitsIndex:7bitsOffset:2bitsLabelthefieldsofthememoryaddressbelowusedtoaccesstheL2cach

10、eandindicatethesizeofeachfield(innumberofbits).Assumethatmemoryisword-addressed.Tag:25bitsIndex:0bitsOffset:3bitsQuestion11一個(gè)簡單的共享內(nèi)存cache-coherent機(jī)有四個(gè)處理器,沒有"虛擬到物理"的翻譯和16位（物理）地址。每個(gè)處理器有一個(gè)L1數(shù)據(jù)緩存，沒有L2高速緩存。每個(gè)L1緩存是有四個(gè)64字節(jié)的塊（每個(gè)緩存的大小是256字節(jié)）的直接變換,他們使用MESI一致性協(xié)議來保持一致的。每個(gè)緩存的初始狀態(tài)（十六進(jìn)制符號(hào)標(biāo)記所示）：P0P1P2P3st

11、atagstattagstattagstattagteIeee如0FS0FS01S01果按順序M01E02M03E04執(zhí)行下面I0FI0FE0FI0F的內(nèi)存訪M00E02S04I06問，將會(huì)發(fā)生什么？特別是，指定每個(gè)其他的緩存發(fā)生在由于總線廣播、數(shù)據(jù)從哪里來（如果在緩存中沒有準(zhǔn)備好），和新狀態(tài)塊的請求者的緩存。P0寫一個(gè)字到地址00fcP1讀一個(gè)字到地址0f8cP2讀一個(gè)字到地址0f8cP3寫一個(gè)字到地址0444答案：P0P1P2P3statetagstatetagstatetagstatetagIOFSOFSOFSOFM01E02M03M04IOFIOFEOFIOFM00E02S04I06Q

12、uestion13statelagdataB0II100WIDM1ZB,0068B2|110,001DB3S001S山住dataB0120oo20B1£10ftco091110oo1Q明)1180010理由1修9II1000010B1IS1080003M1100030B311180010POP1<-P2>Memory答案:A:P0B0( S,120,00,20)B：P0 B0 (M,120,00, 80)C:P2B0 (M,120,00,80)D: P1B2 (S,110,00,30)E: P0B1 (M,108,00,48)F: P0 B2 (M,130,00 , 78

13、)P1 B0 (I,120,00, 20)P0 B0 (I,120,00, 80)P2 B2 (S,110,00 , 30)P1 B1 (I , 108, ,0,08P1 B0 (I,120,00, 80)P2 B1 (I , 108,00,08 )40%先將該功能部件改進(jìn)（加速1 .處理器中某功能部件占總應(yīng)用程序執(zhí)行時(shí)間的比例為10倍），則整個(gè)應(yīng)用程序的加速比為多少？（D）A.1.4B.2.5C.2.18D.1.562 .在計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中，比較好的方法是：（D）A. 從上向下設(shè)計(jì) B.C. 從兩頭向中間設(shè)計(jì)D.3 .對系統(tǒng)程序員不透明的是：（A. Cache存儲(chǔ)器C.指令緩沖寄存器4 .系

14、列機(jī)軟件應(yīng)做到：（ BA.向前兼容，并向上兼容C. 向前兼容，并向下兼容5.屬計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)考慮的應(yīng)是A.主存采用CMOSE是TTLC.主存容量和編址方式D從下向上設(shè)計(jì)從中間開始向上、向下設(shè)計(jì)D ）B.系列機(jī)各檔不同的數(shù)據(jù)通路寬度D. 虛擬存儲(chǔ)器）B.向后兼容，力爭向上兼容D.向后兼容，力爭向下兼容:C ）。B .主存采用多體交叉還是單體.主存頻寬的確定6. 最能確保提高虛擬存儲(chǔ)器訪問主存的命中率的改進(jìn)途徑是（D）。A.增大輔存容量.采用FIFO替換算法并增大頁面C.改用LRU替換算法并增大頁面D.改用LRU替換算法并增大頁面數(shù)7. 靜態(tài)流水線是指（C）。A.只有一種功能的流水線B.功能不能改

15、變的流水線C.同時(shí)只能完成一種功能的多功能流水線D.可同時(shí)執(zhí)行多種功能的流水線8. 假設(shè)用軟件方法在A計(jì)算機(jī)上實(shí)現(xiàn)B計(jì)算機(jī)的指令系統(tǒng)，則B稱為（C）。A.仿真機(jī)B.宿主機(jī)C.虛擬機(jī)D.目標(biāo)機(jī)9. 計(jì)算機(jī)中優(yōu)化使用的操作碼編碼方法是（D）。A.哈夫曼編碼B.ASCII碼C.BCD碼D.擴(kuò)展操作碼10. 在采用基準(zhǔn)測試程序來測試評價(jià)機(jī)器的性能時(shí)，下列方法按照評價(jià)準(zhǔn)確性遞增的順序排列是（B）。A: 1）實(shí)際的應(yīng)用程序方法B: 2）核心程序方法C: 3）玩具基準(zhǔn)測試程序（小測試程序）D: 4）綜合基準(zhǔn)測試程序E: （1）（2）（3）（4）F: （2）（3）（4）（1）G: （3）（4）（1）（2）H:

16、 （4）（3）（2）（1）11. 10.在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，提高軟件功能實(shí)現(xiàn)的比例會(huì)（C）。A、提高解題速度B、減少需要的存貯容量C提高系統(tǒng)的靈活性D、提高系統(tǒng)的性能價(jià)格比12. CPI是量化計(jì)算機(jī)性能的一個(gè)重要指標(biāo),關(guān)于CPI說法正確的是（C）A.CPI由計(jì)算機(jī)的結(jié)構(gòu)決定B. CPI由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定C. CPI由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定D.CPI由計(jì)算機(jī)的時(shí)鐘周期決定13. 以下不屬于計(jì)算機(jī)性能公式的變量是（D）A.ICB.時(shí)鐘周期C.CPID.MIPS14. 未曾實(shí)現(xiàn)的商業(yè)計(jì)算機(jī)結(jié)構(gòu)類型是（C）A.SISDB.SIMDC.MISDD.MIMD15. 關(guān)于近10年CPU

17、從單核轉(zhuǎn)向多核處理器的解釋正確的是（D）A. 指令級(jí)并行技術(shù)已經(jīng)發(fā)展到極限B. CPU的工作電壓很難再下降C.提高時(shí)鐘頻率會(huì)帶來CPU的散熱極限問題D.上述理由全部正確16. 圖像處理器GPU屬于哪種結(jié)構(gòu)（B）A.SISDB.SIMDC.MISDD.MIMD17. 以下不屬于Flynn體系結(jié)構(gòu)類型的是（C）A.SISDB.SIMDC.SIMTD.MISD18. CPI是量化計(jì)算機(jī)性能的一個(gè)重要指標(biāo),關(guān)于CPI說法正確的是（B）A.CPI由計(jì)算機(jī)的結(jié)構(gòu)決定B. CPI由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定C. CPI由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定D.CPI由計(jì)存儲(chǔ)器系統(tǒng)決定分析：CPI=TC/IC

18、19. 與存儲(chǔ)器-存儲(chǔ)器結(jié)構(gòu)指令集結(jié)構(gòu)相比,寄存器-寄存器結(jié)構(gòu)（D）.A.CPI大B.完成同一個(gè)算法需要的指令數(shù)更少C.指令的功能更復(fù)雜D.固定長度的指令編碼方式20. 計(jì)算機(jī)系統(tǒng)的執(zhí)行時(shí)間的通用公式為：CPUtime=yx時(shí)鐘周期xCPI,此處y是（B）A. 程序執(zhí)行的周期數(shù)B. 被執(zhí)行的指令總數(shù)C. 包括訪問存缺失在內(nèi)的指令平均執(zhí)行時(shí)間D. 每個(gè)周期內(nèi)執(zhí)行的指令數(shù)21. RISC與CISC不同處有（C）A.RISC指令復(fù)雜B.CISC指令效率高C.RISC指令數(shù)量少D.以上說法均錯(cuò)誤22. 關(guān)于MIPS的指令集結(jié)構(gòu)類型說法正確的是（A）A. 寄存器-寄存器B. 寄存器-存儲(chǔ)器C. 存儲(chǔ)器-

19、存儲(chǔ)器D. 以上說法均錯(cuò)23. 流水線技術(shù)可以（A）A.提高吞吐率B.降低吞吐率C.降低響應(yīng)時(shí)間D.增加響應(yīng)時(shí)間24. 流水線通過哪種方式提高系統(tǒng)的性能（C）A.減少指令的響應(yīng)時(shí)間B.消除指令相關(guān)C.開發(fā)指令級(jí)的并行D.降低CACHE勺缺失率25. 惡化流水線的處理器性能的原因是(D)A.流水線每級(jí)處理時(shí)間不同B. 連續(xù)的指令間的相關(guān)C. 流水線的結(jié)構(gòu)相關(guān)D.以上全部正確26. 流水線技術(shù)可以(D)A. 提高吞吐率和不改變響應(yīng)時(shí)間B. 提高吞吐率和降低響應(yīng)時(shí)間C. 降低吞吐率和降低響應(yīng)時(shí)間D. 提高吞吐率和增加響應(yīng)時(shí)間27. 在k級(jí)單流水線中執(zhí)行n個(gè)任務(wù)，所消耗的時(shí)鐘周期數(shù)(A)A.k+n-1

20、B.nk+1C.kD.以上說法全部錯(cuò)誤28. 關(guān)于靜態(tài)指令調(diào)度和指令動(dòng)態(tài)調(diào)度說法錯(cuò)誤的是(C)A. 編譯器相比于硬件有更多的時(shí)間處理復(fù)雜的調(diào)度算法B. 編譯器靜態(tài)調(diào)度的前提是假設(shè)指令間存在比時(shí)間更復(fù)雜的沖突C. 編譯器靜態(tài)調(diào)度需要比動(dòng)態(tài)調(diào)度更多的關(guān)于沖突的精確歷史數(shù)據(jù)D. 以上說法都錯(cuò)誤29. 保留站項(xiàng)在流水線的哪一級(jí)釋放(A)A. 寫結(jié)果B.發(fā)射C.執(zhí)行D.確認(rèn)30.使用獨(dú)立的指令CACH醫(yī)口數(shù)據(jù)CACHE勺理由是(D)A.數(shù)據(jù)和指令存在在不同的存儲(chǔ)器。B. 每個(gè)核的指令不同但數(shù)據(jù)共享C. 存儲(chǔ)器的方法模式不同D. 減少指令和數(shù)據(jù)訪存的沖突31. 關(guān)于全相聯(lián)CACH脫法正確的是(C)A. 等

21、價(jià)于一個(gè)1組1路組相聯(lián)CACHEB. 等價(jià)于一個(gè)多組1路組相聯(lián)CACHEC. 等價(jià)于一個(gè)1組多路直接映像CACHED. 等價(jià)于一個(gè)多組1路組直接映像CACHE32. 關(guān)于強(qiáng)制性不命中說法正確的是(A)A.塊第一次被訪存所以不在CACHED.B. 程序執(zhí)行過程中由于cache容量有限不能保存所有塊C. 因?yàn)椴捎媒M相聯(lián)和直接映像所以發(fā)生沖突被替換掉D. 以上說法全錯(cuò)33. 在采用單流水線、順序執(zhí)行和順序提交結(jié)果的處理器中，那種情況會(huì)導(dǎo)致數(shù)據(jù)冒險(xiǎn)(C)A.寫后寫B(tài).讀后寫C.寫后讀D.讀后讀34. 為什么亂序執(zhí)行的處理器采用順序方式提交指令執(zhí)行結(jié)果?(D)A.確保精確異常B.確保多CACHE勺一致性

22、C.糾正和恢復(fù)分支預(yù)測錯(cuò)誤的現(xiàn)場D.A和C都正確35. 在塊替換策略中，采用替換最近很少使用方法的理由是(A)A. 充分利用了程序的時(shí)間和空間局部性原理B. 充分利用了程序的局部性原理C. 充分利用了程序的空間局部性原理D. 沒用充分利用了程序的時(shí)間和空間局部性原理36. 在4路組相聯(lián)緩存中，一個(gè)新的塊的位置被映像到(C)A. 任何位置B. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號(hào)，然后固定在組中的固定位置C. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號(hào)，然后存放在組中的任何位置D. 以上說法都不對37. 關(guān)于最近20年內(nèi)發(fā)生的事情說法正確的是(A)A. 處理器和存儲(chǔ)器性能都提高了，但是處理器提高更多。B. 存

23、儲(chǔ)器性能提高但處理器沒有。C. 處理器和存儲(chǔ)器性能都提高了，但是存儲(chǔ)器提高更多。D. 處理器性能提高但存儲(chǔ)器沒有。38. 相比于寫直達(dá)發(fā)，寫回法的優(yōu)勢在于?(A)A.減少存儲(chǔ)器訪存次數(shù)B.減少不命中的開銷C.減少命中時(shí)間D.降低缺失率39. 假設(shè)指令的處理必須使用五個(gè)功能部件,這五個(gè)部件的執(zhí)行時(shí)間分別為:10ns,8ns,10ns,10nsand7ns.如果使用流水線技術(shù)，流水線寄存器的時(shí)間開銷為1ns采用流水線與非流水線的加速比為(A)A.4.1B.5C.4.5D.340. 下列說法錯(cuò)誤是:(B)A. 分支預(yù)測轉(zhuǎn)移比預(yù)測分支不轉(zhuǎn)移困難，因?yàn)樾枰崆爸笇?dǎo)分支轉(zhuǎn)移目標(biāo)指令的地址。B. 預(yù)測分支轉(zhuǎn)

24、移和不轉(zhuǎn)移的準(zhǔn)確率都為50%。C.根據(jù)BTB可以在取指令前判斷該指令是否為分支指令。D.流水線的深度會(huì)增加分支預(yù)測錯(cuò)誤的開銷時(shí)間。41. 寄存器換名技術(shù)可以消除(D)A. 寫后寫冒險(xiǎn)B. 讀后寫冒險(xiǎn)C. 寫后讀冒險(xiǎn)D. A和C全部正確42. 以下說法錯(cuò)誤的是(D)A. 第一級(jí)緩存的容量小于第二級(jí)緩存的容量B. 第一級(jí)緩存的響應(yīng)時(shí)間小于第二級(jí)緩存的響應(yīng)時(shí)間C. 第一級(jí)緩存的被訪問次數(shù)小于第二級(jí)緩存的訪問次數(shù)D. 第一級(jí)緩存和第二級(jí)緩存都采用相同的地址映像方法: 10 ns, 81 ns43. 假設(shè)指令的處理必須使用五個(gè)功能部件,這五個(gè)部件的執(zhí)行時(shí)間分別為ns,10ns,10nsand7ns.如果

25、使用流水線技術(shù)，流水線寄存器的時(shí)間開銷為采用流水線與非流水線的加速比為(A)A.4.1B.5C.4.5D.344. 為什么亂序執(zhí)行的處理器采用順序方式提交指令執(zhí)行結(jié)果?(D)A.確保精確異常B.確保多CACHE勺一致性C. 糾正和恢復(fù)分支預(yù)測錯(cuò)誤的現(xiàn)場D. A和C都正確45. 在前瞻執(zhí)行中，ROB的項(xiàng)釋放處在那一級(jí)(C)A.譯碼B.發(fā)射C.執(zhí)行D.確認(rèn)46. 以下說法正確的是?(D)A.直接映像cache與只有1個(gè)組多路組相聯(lián)CACH萼價(jià)B.直接映像cache與只有1個(gè)組的全相聯(lián)CACH若價(jià)C.直接映像cache與只有1個(gè)組1路組相聯(lián)CACH萼價(jià)D.以上說法都錯(cuò)47. 下列哪種地址映像方式不適

26、合使用位預(yù)測技術(shù)(D)A. 全相聯(lián)B. 4路組全相聯(lián)C. 8路組全相聯(lián)D. 直接映像48. 在監(jiān)聽協(xié)議中，那種情況下主存的信息不是最新的(C)A. 對共享狀態(tài)數(shù)據(jù)進(jìn)行寫操作后的寫直達(dá)cachesB. 寫回caches有數(shù)據(jù)被標(biāo)記為獨(dú)享狀態(tài)C. 寫回caches有數(shù)據(jù)被標(biāo)記為修改狀態(tài)D. 寫回caches有數(shù)據(jù)被標(biāo)記為共享狀態(tài)49. 下列哪種技術(shù)并沒用通過采用開發(fā)并行度方法提高系統(tǒng)的性能（B）A. 增加流水線深度提高工作頻率B. 采用小緩存減少訪存響應(yīng)時(shí)間C.增加功能部件提高吞吐率D.采用多核處理器50. 假設(shè)有一單級(jí)非流水線處理器其機(jī)器周期為5ns,如果采用4級(jí)流水線實(shí)現(xiàn)該處理器，其機(jī)器周期為

27、2ns，后者與前者的加速比是（D）A.3B.2.5C.2D.0.551. 流水線寄存器發(fā)射出一條加法指令，同時(shí)也沒收到氣泡和停頓信息停頓信號(hào)，此時(shí)在指令隊(duì)列的尾部存在一條XOR!算指令，則等待發(fā)射的是（A）AaddBxorC氣泡D停頓52. 對于以下代碼：Intsum=0;for（intj=0;j<1000;j+）sum=sum+arri下列那個(gè)變量利用了程序的空間局部性原理（）和時(shí)間局部性原理（B）A.jB.sumC.elementsofarrD.以上都不正確53. 在使用虛擬存儲(chǔ)系統(tǒng)中,應(yīng)用程序所使用的地址是（D）A. 主存空間B. 物理地址C. 地址空間D. 虛擬地址54. 某計(jì)算

28、機(jī)的Cache-主存層次采用組相聯(lián)映象方式，塊大小為128字節(jié)，Cache容量為64塊，按4塊分組,主存容量為4096塊。那么主存地址共需（A）位。A.19B.18C.20D.以上都不對55. 基本的MIPS整數(shù)流水線中，訪存地址的計(jì)算發(fā)生在流水線的第（C）段。A1B2C3D456. RISC執(zhí)行程序的速度比CISC要快的原因是（C）。A.RISC的指令系統(tǒng)中指令條數(shù)較少B.程序在RISC上編譯生成的目標(biāo)程序較短。C.RISC的指令平均執(zhí)行周期數(shù)較少。D.RISC只允許load和store指令訪存。57.通過編譯器重新安排指令的執(zhí)行順序以減少流水的停頓方法，稱之為（D）。A.線性流水線B.非線

29、性流水線C.動(dòng)態(tài)調(diào)度D.靜態(tài)調(diào)度判斷題1. ADistributedMemoryMultiprocessorisalsocalledaSymmetricMultiprocessor（SMP）.分布式內(nèi)存的多處理器也稱為對稱多處理器（SMP）。（T）2. Supposeweexpectatleastan80Xparallelspeedupfrom100processors.Atmost0.25%oftheexecutionoftheoriginalprogrammaybesequential（i.e.,non-parallelizable）.假設(shè)我們希望至少一個(gè)從80年80x并行加速處理器。最多

30、0.25%的原始程序的執(zhí)行順序（即。non-parallelizable）。（T）3. Supposeaconditionalbranchalternatesbetweentakenandnottakeneverytimeitisexecuted.Aone-bitBHTpredictorislikelytohaveamispredictionrateof100%onthisbranch.假設(shè)一個(gè)條件分支之間的交替而不是采取每次執(zhí)行時(shí)。一個(gè)一比特的二叔丁基對甲酚預(yù)測可能會(huì)對這個(gè)分支的錯(cuò)誤預(yù)測率為100%（T）4. Supposeaconditionalbranchistakenthefirst1

31、000timesitisexecuted,andnottakenthesecond1000times.Aone-bitBHTpredictorislikelytohaveperformancesimilartoacorrelatingbranchpredictoronthisbranch.假設(shè)條件分支被執(zhí)行第一的1000倍，而不是采取第二個(gè)1000次。一比特的二叔丁基對甲酚預(yù)測可能是性能類似于相關(guān)分支預(yù)測在這個(gè)分支。（F）5. InTomasulo'salgorithmwithspeculation,whenabranchismispredicted,thedatawrittentom

32、emoryandtheregisterfileasaresultofthatbrancharerolledbacktotheirpreviousvalues.與投機(jī)Tomasulo的算法，當(dāng)一個(gè)分支預(yù)測錯(cuò)誤，數(shù)據(jù)寫入內(nèi)存和寄存器文件的分支被回滾到之前的值。（T）6. ASingle-Instruction-Multiple-Data（SIMD）modelofcomputationischaracterizedbyindependentthreadscomputingonprivatememories.單指令多數(shù)據(jù)（SIMD）計(jì)算模型計(jì)算的特點(diǎn)是獨(dú)立的線程在私人記憶。（T）7. Areturna

33、ddresspredictorislikelytomispredictwhenthereisdeeprecursion.（F）深度遞歸的時(shí)候，返回地址預(yù)測相當(dāng)于誤預(yù)測。8. Computerarchitecturedesignneedstoprovidesupporttocompiler.計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)需要為編譯器提供支持。（T）9. IntheMIPSPipeling,'UpdatingthePC'iscompletedinEXstage.在MIPSPipeling,更新電腦”是在前階段完成。（F）10. Forforwardingyouneedonlylookatthe

34、dataavailableintheMEMstage.轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在ME版段。（F）11. IntheMIPSpipeline,bothreadingandwritingtheregisterfilecanbedoneduringhalfaclockcycleperiod.Inparticularreadingisdoneinthefirsthalfwhilewritingisdoneinthesecondhalf.在MIPS管道，讀寫寄存器文件可以半個(gè)時(shí)鐘周期期間完成。在上半年完成特定的閱讀寫作是在下半年完成。（F）12. InTomasulo'salgorithmwithsp

35、eculation,instructionsmaycompleteoutoforder.與投機(jī)Tomasulo的算法，說明可能完成的訂單。（F）13. Thereorderbufferenablespreciseexceptionsandinterrupts.重新排序緩沖區(qū)支持精確的異常和中斷。（T）14. Criticalwordfirstreducethecachemisspenalty.關(guān)鍵字首先減少緩存錯(cuò)過點(diǎn)球。（T）15. TheLRU（least-recentlyused）replacementpolicyworksbecauseprogramsexhibittemporalloc

36、ality.LRU（最近最少使用）替代政策工作，因?yàn)轫?xiàng)目展覽時(shí)間局部性。（T）16. Adistributedsharedmemory（DSM）multiprocessorusuallyhasnon-uniformmemoryaccess.分布式共享內(nèi)存（DSM）多處理器通常有非一致內(nèi)存訪問。（T）17. Computerarchitectureisintendtocoverthreeaffectsofhardware,organizationandISA.計(jì)算機(jī)體系結(jié)構(gòu)是打算覆蓋硬件的三個(gè)影響，組織和ISA。（T）18. Comparedwithmemory-memoryarchitectu

37、re,register-registerarchitecturehashigherCPI.與memory-memory架構(gòu)相比，注冊登記體系結(jié)構(gòu)具有較高的CPI。（F）19. ForforwardingyouneedonlylookatthedataavailableintheWBStage.轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在白平衡階段。（F）20. Datahazardrisewhenaninstructiondependsontheresultsofapreviousinstructioninawaythatisexposedbytheoverlappingofinstructionsinthepipe

38、line.數(shù)據(jù)風(fēng)險(xiǎn)上升，當(dāng)一個(gè)指令的結(jié)果依賴于前一個(gè)指令的方式公開的重疊在管道的指令。（T）21. Doublingtheassociativityofacachewithoutchangingitsoverallcapacityorblocksizewillincreasethetagsizebyonebit.翻倍的結(jié)合性緩存不改變其整體能力或塊大小將增加標(biāo)簽的大小。（T）22. TheMIPSCPUhasaRISCISA.（T）23. CPIisalwaysanumbergreaterthanorequalto1,becauseaninstructioncan'tbeexecute

39、dinlessthanonecycle.CPI總是大于或等于1,因?yàn)橐粋€(gè)指令不能被執(zhí)行在不到一個(gè)周期。（F）24. Splittingtheshorteststageofafive-stagepipelinewillresultinahigherclockrate.分裂的最短階段五級(jí)管道將導(dǎo)致更高的時(shí)鐘頻率。（F）25. Thereare3typesofpipelinehazards:structure,data,andcontrolhazards.有3種管道危險(xiǎn)：結(jié)構(gòu)、數(shù)據(jù)和控制危害。（T）26. InTomasulo'salgorithmwithspeculation,whenab

40、ranchismispredicted,thedatawrittentomemoryandtheregisterfileasaresultofthatbrancharerolledbacktotheirpreviousvalues.與投機(jī)Tomasulo的算法，當(dāng)一個(gè)分支預(yù)測錯(cuò)誤，數(shù)據(jù)寫入內(nèi)存和寄存器文件的分支被回滾到之前的值。（T）27. Atwo-bitpredictorperformsbetterthanasinglebitpredictoreveniftheconditionalbranchisexecutedexactlyonce.低廉的預(yù)測性能優(yōu)于單一位預(yù)測即使條件分支完全執(zhí)行一次

41、。（F）28. Adirect-mappedcacheofsizeNhasthesamemissrateasa2-wayset-associativecacheofsizeN/2.direct-mapped緩存大小為N的缺頁率具有相同的雙向set-associative緩存的大小為N/2。（T）29. ACISCarchitecturehasafixedinstructionlength.CISC體系結(jié)構(gòu)有一個(gè)固定白指令長度。（F）30. Splittingtheshorteststageofafive-stagepipelinewillresultinahigherclockrate.分裂的

42、最短階段五級(jí)管道將導(dǎo)致更高的時(shí)鐘頻率。（F）31. Datahazardsarecausedbyhardwareconflict.數(shù)據(jù)危害是由硬件引起的沖突。（F）32. MergingwriteBufferreducethecachemisspenalty.合并寫緩沖減少緩存錯(cuò)過點(diǎn)球。（T）33. CPIisalwaysanumbergreaterthanorequalto1,becauseaninstructioncan'tbeexecutedinlessthanonecycle.CPI總是大于或等于1,因?yàn)橐粋€(gè)指令不能被執(zhí)行在不到一個(gè)周期。（）34. Supposeacondit

43、ionalbranchalternatesbetweentakenandnottakeneverytimeitisexecuted.Aone-bitBHTpredictorislikelytohaveamispredictionrateof100%onthisbranch.假設(shè)一個(gè)條件分支之間的交替而不是采取每次執(zhí)行時(shí)。一個(gè)一比特的二叔丁基對甲酚預(yù)測可能會(huì)對這個(gè)分支的錯(cuò)誤預(yù)測率為100%（T）35. Registerrenamingeliminatesstallsduetoflow（WAR）dependencesonregisters.寄存器重命名消除攤位由于流（戰(zhàn)爭）依賴性寄存器。（T）36

44、. Adynamicbranchpredictorisalwaysbetterthanastaticone.一個(gè)動(dòng)態(tài)分支預(yù)測總是比靜態(tài)的好。（F）37. Translationlook-asidebuffers（TLBs）arecachesthatholdvirtualaddresstophysicaladdresstranslations.轉(zhuǎn)換后援緩沖區(qū)（tlb）緩存，虛擬地址到物理地址的翻譯。（T）簡答題（紅色為A卷試題）1、RISC機(jī)器的設(shè)計(jì)原則答：指令條數(shù)少、指令功能簡單。確定指令系統(tǒng)時(shí)，只選取使用頻度很高的指令，在此基礎(chǔ)上補(bǔ)充一些最有用的指令（如支持操作系統(tǒng)和高級(jí)語言實(shí)現(xiàn)的指令）；采

45、用簡單而又統(tǒng)一的指令格式，并減少尋址方式，指令字長都為32位或64位；指令的執(zhí)行在單周期內(nèi)完成（采用流水線技術(shù)后）；采用load-store結(jié)構(gòu)，即只有l(wèi)oad和store指令才能訪問存儲(chǔ)器，其他指令的操作都是在寄存器之間完成的；大多數(shù)指令都采用硬連接邏輯來實(shí)現(xiàn)；強(qiáng)調(diào)優(yōu)化編譯器的作用，為高級(jí)語言程序生成優(yōu)化的代碼；充分利用流水技術(shù)來提高性2、MIPS機(jī)器五級(jí)流水線（哪五級(jí)，每級(jí)的功能）答：包括：取指令（IF）,指令譯碼/讀寄存器（ID）,執(zhí)行/有效地址計(jì)算（EX0,存儲(chǔ)器訪問/分支完成（MEM，寫回（WB。取指令（IF）:以PC中的值作為地址從存儲(chǔ)器中取出一條指令，放入指令寄存器（IR）;同時(shí)

46、PC值加4,然后放入NPC指令譯碼/讀寄存器（ID）:對指令進(jìn)行譯碼，并以指令中的rs和rt字段作為地址訪問通用寄存器組，把讀出的操作數(shù)分別放入A和B中。同時(shí)IR的低16位進(jìn)行符號(hào)擴(kuò)展，然后存入Immio在這一級(jí)，ALU對在前一級(jí)準(zhǔn)備好的操作數(shù)進(jìn)行計(jì)算。存儲(chǔ)器訪問/分支完成（MEM:所有指令都要在該級(jí)進(jìn)行更新。除了分支指令，其他指令都是做：PONPC在該級(jí)處理的指令只有l(wèi)oad、store和分支三種指令；寫回（WB:把在前面4級(jí)中得到的結(jié)果寫入通用寄存器組。3、降低Cache命中時(shí)間的方法。（任意列出三種，并給出解釋）答：降低Cache的命中時(shí)間：采用容量小、結(jié)構(gòu)簡單的Cache：硬件越簡單，

47、速度就越快。應(yīng)使Cache容量足夠小，以便可以與處理器做在同一芯片上，避免因片外訪問而增加時(shí)間開銷。還要保持Cache結(jié)構(gòu)的簡單性，例如采用直接映像Cache,優(yōu)點(diǎn)是可以讓標(biāo)識(shí)檢測和數(shù)據(jù)傳送同時(shí)進(jìn)行，從而有效減少命中時(shí)間；采用虛擬Cache：是指直接用虛擬地址進(jìn)行訪問的Cache,其標(biāo)識(shí)存儲(chǔ)器中存放的是虛擬地址，進(jìn)行地址檢測用的也是虛擬地址。虛擬Cache的優(yōu)點(diǎn)：在命中時(shí)不需要地址轉(zhuǎn)換，因而也就省去了地址轉(zhuǎn)換的時(shí)間。另外，即使不命中，地址轉(zhuǎn)換和訪問Cache也是并行進(jìn)行的，其速度比物理Cache快很多。采用蹤跡Cache：蹤跡Cache中存放的是CPU所執(zhí)行過的動(dòng)態(tài)指令序列，其中包含了由分支預(yù)測展開了的指令。該分支預(yù)測是否正確需要在取到該指令時(shí)進(jìn)行確認(rèn)。能夠提高指令Cache的空間利用率，避免因分支成功發(fā)生跳轉(zhuǎn)處于該塊之后的指令用不到，跳轉(zhuǎn)到的塊的位置之前的指令用不到浪費(fèi)空間。4、什么是Cache的一致性，怎樣維護(hù)Cache的一致性。（MS太MES太監(jiān)聽式協(xié)議）答：Cache的一致性：如果允許共享數(shù)據(jù)進(jìn)入Cache,就可能出現(xiàn)多個(gè)處理器的Cache中都有同一存儲(chǔ)塊的副本的情況，當(dāng)其中某個(gè)處理器對其Cache中的數(shù)據(jù)進(jìn)行修改后，就會(huì)使得其Cache中的數(shù)據(jù)與其他Cache