集成電路試題庫(kù)

1、半導(dǎo)體集成電路典型試題緒論1、什么叫半導(dǎo)體集成電路？【答案：】通過一系列的加工工藝，將晶體管二極管等有源器件和電阻，電容等無(wú)源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上0封裝在一個(gè)外克內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。2、按照半導(dǎo)體集成電路的集成度來(lái)分，分為哪些類型，請(qǐng)同時(shí)寫出它們對(duì)應(yīng)的英文縮寫【答案：】小規(guī)饃集成電路（SSI），中規(guī)饃集成電路（MSI ），大規(guī)模集成電路（VSI），超大規(guī)模集成電路（VLSI ） 特大規(guī)饃集成電路（ULSI ） 巨大規(guī)模集成電路（GSI）3、按照器件類型分，半導(dǎo)體集成電路分為哪幾類？【答案：】雙極型（BJT）集成電路，單極型（MOS ）集成電路，Bi-CMOS型

2、集成電路。4、按電路功能或信號(hào)類型分半導(dǎo)體集成電路分為哪幾類？【答案：】數(shù)字集成電路模擬集成電路，數(shù)慎混合集成電路。5、什么是特征尺寸？它對(duì)集成電路工藝有何影響？【答案：】集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長(zhǎng)度是衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。它的減小使得芯片集成度的直接提高。6、名詞解釋：集成度、wafer size、die size、摩爾定律?【答案：】集成跨一牛芯片上容自帕勺晶體莒的數(shù)目*翻妍:指包含我千上百于芯片的大網(wǎng)硅片的玄徑JL如S1S4 :指段有封裝的單個(gè)集成唱路”摩爾定律:集成電路的芯片的集咸度三年短三年提四倍而加工尺寸縮中起滁分析下面的電路，指出它完

3、成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同，分析它的工作原7、理?！敬鸢福?-CLKCLJj 嗎 MjkOutB-iqcclkTm.A -ir-該電路可以完成NAND邏輯與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管MkP，它可以解決一般動(dòng)態(tài)組合邏輯電路存在的電荷分配的問題。對(duì)于一般的動(dòng)態(tài)組合邏輯電路，在評(píng)估階段， A= " / B= " L”荷被OUT處和A處的電荷分配，整體的閾值下降，可能導(dǎo)致OUT的輸出錯(cuò)誤,該電路增加了一個(gè)MOS管Mkp，在預(yù)充電階段, Mkp導(dǎo)通，對(duì)C點(diǎn)充電到Vdd 在評(píng)估階段，Mkp截至，不 影響電路的正常輸出。8、延遲時(shí)間【答案：】時(shí)鐘

4、沿與輸出端之間的延遲第1章集成電路的基本制造工藝1、四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用【答案：1減小集電極串聯(lián)電阻，減小寄生 PNP管的影響2、在制作晶體管的時(shí)候，襯底材料電阻率的選取對(duì)器件有何影響【答案：1電阻率過大將增大集電極串聯(lián)電阻獷大飽和壓降若過小耐氏低結(jié)電容增大，且外延時(shí)下推大3、簡(jiǎn)單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟【答案：1笫一次光刻：N隱埋層獷散孔光刻第二次光刻：P隔離獷散孔光刻笫三次光刻：P型基區(qū)獷散孔光刻笫四次光刻：N發(fā)射區(qū)獷散孔光刻 笫五次光刻：引線孔光刻笫六次光刻：反刻鋁4、簡(jiǎn)述硅把p阱CMOS的光刻步驟【答案：1P講光刻,光刻有源區(qū)光刻多晶硅 P.區(qū)光

5、刻，N區(qū)光刻，光刻接觸孔，光刻鋁線5、以p阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足【答案：】NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能按固定電位6、以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點(diǎn)？并請(qǐng)?zhí)岢龈倪M(jìn)方法【答案：】首先NPN具有較薄的基區(qū),提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點(diǎn)：集電極串聯(lián)電阻還是太大影響其雙極器件的驅(qū)動(dòng)能力。改進(jìn)方法在N陰里加隱埋層，使NPN管的集電極電阻減小提高器件的抗閂鎖效應(yīng)。7、詩(shī)畫出NPN晶體管的版圖并且標(biāo)注各層摟雜區(qū)域類型【答案：1E B, CTSn 十-HLP,11 -8詩(shī)畫出CMOS反相

6、器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子【答案:1第2章集成電路中的晶體管及其寄生效應(yīng)1、簡(jiǎn)述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略【答案:1PNP管為四層三結(jié)晶體管的寄生晶體管當(dāng)NPN晶體管工作在正向工作區(qū)時(shí)，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反偏所以它就截止對(duì)電路沒有影響。當(dāng)NPN處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPN工作在飽和區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電流作為無(wú)用電流流向襯底。此時(shí)寄生效應(yīng)也不能忽略2、什么是集成雙極晶體管的無(wú)源寄生效應(yīng)【答案：1在實(shí)際的集成晶體管中存在著點(diǎn)和

7、存儲(chǔ)效應(yīng)和從晶體管有效基區(qū)晶體管要引出端之間的歐姆體電阻，他們會(huì)對(duì)晶體管的工作產(chǎn)生影響。3、什么是MOS晶體管的有源寄生效應(yīng)【答案：1MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希望的寄生雙極晶體管、場(chǎng)區(qū)寄生MOS管和寄生PNPN （閂鎖效應(yīng)），這些效應(yīng)對(duì)MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4、什么是MOS晶體管的閂鎖效應(yīng),其對(duì)晶體管有什么影響【答案：1在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成 一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)即兩個(gè)寄生三極管（NPN和PNP），一旦有因素使得寄生三極 管有一個(gè)微弱導(dǎo)通，兩者的

8、正反饋使得電流積短增加產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流則由于電流過大，電路將被燒毀。5、消除“ LatcRp”效應(yīng)的方法【答案：1版圖設(shè)計(jì)時(shí)：為減小寄生電阻Rs和Rw，版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的電位悌度：工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以 N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力注意獷散濃度的控制。為減小寄生PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管 的放大倍數(shù)；具體應(yīng)用時(shí)：

9、使用時(shí)盡量避免各種串?dāng)_的引入注意輸出電流不易過大6、如何解決MOS器件的場(chǎng)區(qū)寄生MOSFET效應(yīng)【答案：1在笫二次光刻生成有源區(qū)時(shí)進(jìn)行場(chǎng)氧生長(zhǎng)前進(jìn)行場(chǎng)區(qū)離子注入提高寄生MOSFET的閾值電壓.使其不易開啟：增加場(chǎng)氧生長(zhǎng)厚度，便寄生MOSFET的閾值電壓漁對(duì)值升高,不容易開后.7、如何解決MOS器件中的寄生雙極晶體管效應(yīng)【答案：1(1)增大基區(qū)寬度：由工藝決定；(2)使襯底可靠接地或電源。第3章集成電路中的無(wú)源元件1、雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻都有哪些？【答案：1雙極性集成電路中最常用的電阻器是基區(qū)獷散電阻MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電

10、阻。2、集成電路中常用的電容有哪些【答案：1反扁PN結(jié)電容和MOS電容器3、為什么基區(qū)薄層電阻需要修正【答案：1基區(qū)薄層電阻獷散完成后，還有多道高溫處理工序，所以雜質(zhì)會(huì)進(jìn)一步往里邊推同時(shí)表面的硅會(huì)進(jìn)一步氧化, 形成管子后，實(shí)際電阻比覽來(lái)要高所以褥要修正。4、為什么新的工藝中要用銅布線取代鋁布線【答案：1長(zhǎng)時(shí)間較的電流流過鋁條，會(huì)產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須另一端則產(chǎn)生空洞嚴(yán)重時(shí)甚 至?xí)嗔?。運(yùn)用基區(qū)獷散電阻，設(shè)計(jì)一個(gè)方塊電阻200歐，阻值為1K的電阻，已知耗散功率為20WC就，該電阻 上的壓降為5V,設(shè)計(jì)此電阻?！敬鸢?）r <UW） =R=1K UW=5 l=V/R=1

11、mAP= （ITr） / （WL） 公式變形W=6.32注意：這里各單位間的關(guān)系，寬度是微米時(shí),要求電流為農(nóng)安,功率的單位也要化成相應(yīng)的微米單位。第4章TTL電路名詞解釋電壓傳輸特性開門/關(guān)門電平邏輯擺幅過渡區(qū)寬度輸入短路電流輸入漏電流靜態(tài)功1、耗瞬態(tài)延遲時(shí)間瞬態(tài)存儲(chǔ)時(shí)間瞬態(tài)上升時(shí)間瞬態(tài)下降時(shí)間瞬時(shí)導(dǎo)通時(shí)間【答案：1電壓傳輸特性：指電路的輸出電壓V0網(wǎng)輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與 晶體管電壓傳輸特性相似）。開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時(shí)的最小輸入高電平（VON）；安門電平VILmax.為保證輸出為額定高電平時(shí)的最大輸入低電平（VOFF）。

12、邏輯擺幅：輸出電平的最大變化區(qū)間，VL=VOH-VOL 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。輸入短路電流HL-指電路被測(cè)輸入端接地而其它輸入端開路時(shí)，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）HH-指電路被測(cè)輸入端接高電平而其它輸入端接地時(shí)，流過接高電平輸入端的電流。靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率是電源電壓與電源電流之乘積<電路有兩個(gè)穩(wěn)態(tài),則有導(dǎo)通 功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。瞬態(tài)延遲時(shí)間td-從輸人電抵Vi上跳到輸出電壓Vo開始下降的時(shí)間間隔。Delay延遲,，瞬態(tài)下降時(shí)間t

13、f輸出電壓Vo從高電平VOH下降到低電平VOL的時(shí)間間隔。Fall-下降。瞬態(tài)存儲(chǔ)時(shí)間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時(shí)間間隔, Storage-存儲(chǔ)。瞬態(tài)上升時(shí)間k輸出電壓Vo從低電平VOL上升到高電平VOH的時(shí)間間隔 Rise-上升。瞬態(tài)導(dǎo)通延遲時(shí)間tPHL-（實(shí)用電路）從輸人電壓上升沿中點(diǎn)到輸出電壓下降沿中點(diǎn)所需要的時(shí)間。2、分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)【答案：1當(dāng)輸入端的信號(hào)，有任何一個(gè)低電平時(shí)：Q1飽和區(qū) Q2截至區(qū)Q3飽和區(qū)Q4截至區(qū)當(dāng)輸入端的信號(hào)全部為高電平時(shí)：Q1反向區(qū) Q2飽和區(qū)Q3飽和區(qū)Q4飽和區(qū)3、在四管標(biāo)準(zhǔn)與非門中，那個(gè)管子會(huì)對(duì)瞬態(tài)特

14、性影響最大，并分析原因以及帶來(lái)那些困難【答案：1Q5管影響最大，他不但影響截至?xí)r間,還影響導(dǎo)通時(shí)間當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí)，要求Q5快速退出飽和區(qū),此時(shí)如果再導(dǎo)通時(shí)舊5越大，則保和深度約大，時(shí)間就越長(zhǎng)。當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望Q5快速的存儲(chǔ)的電荷放完，此時(shí)要求舊5盡可能的大。設(shè)計(jì)時(shí)、舊5的矛盾帶來(lái)了很大的困難。兩管與非門有哪些缺點(diǎn)，四管及五管與非門的結(jié)構(gòu)相對(duì)于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對(duì)靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)【答案：1兩管與非門：輸出高電平低，瞬時(shí)特性差<四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3-D 由于D是多子器件，他會(huì)使Tp

15、lh明顯下降。D還起到了點(diǎn)評(píng)位移作用，提高了輸出電平。五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)，Q4也起到點(diǎn)評(píng)位移作用達(dá)林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負(fù)載能力和輸出電平Q5、相對(duì)于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善,分析改進(jìn)部分是如何工作的【答案：1六管單元用有源泄放回路RB-RC-Q6代替了 R3由于RB的存在，使Q6比Q5晚導(dǎo)通所以Q2發(fā)射基的電流全部流入Q5的基極是他們幾乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)Q5飽和后Q6將會(huì)替它分流，限制了 Q5的飽和度提高了電路速度。在截至?xí)rQ6

16、只能通過電阻史合掉存儲(chǔ)電荷，Q6比Q5晚截至,所以Q5快速退出飽和區(qū)。6、畫出四管和六管單元與非門傳輸特性曲線并說明為什么有源泄放回路改善了傳輸特性的矩形性【答案：1由于六管單元在用了有源泄放回路，使 Q2-Q5同時(shí)導(dǎo)通 > 四管單元由于Q2進(jìn)入飽和后電阻對(duì)Q5的基極電流有分流作用，四管單元此時(shí)是由于Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對(duì)應(yīng)的傳輸特性曲線。所以說改善了傳輸特性的矩形性o7、四管與非門中,如果高電平過低,低電平過高,分析其原因如與改善方法,請(qǐng)說出你的想法【答案：1輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來(lái)實(shí)現(xiàn)。輸出高電平偏高：VCE5

17、上的電壓偏高可以通過增加舊5來(lái)增大Q5飽和度。8、為什么TTL與非門不能直接并聯(lián)【答案：1當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出低電平的管子燒壞。并會(huì)使數(shù)出低電平抬高,容易造成邏輯混亂09、0C門在結(jié)構(gòu)上作了什么改進(jìn),它為什么不會(huì)出現(xiàn)TTL與非門并聯(lián)的問題【答案：1去掉TTL門的高電平的驅(qū)動(dòng)汲, oc門輸出端用導(dǎo)線連接起來(lái)接到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會(huì)出此案大電流灌入，Q5不會(huì)使輸出低電平上升造成邏輯混亂.第5章MOS反相器請(qǐng)給出NMOS晶體管的閾值電壓公式,并解釋各項(xiàng)的物理含義及其對(duì)閾值大小的影響（即各項(xiàng)在不同 情況下是提高閾值還是降低閾

18、值）。【答案：11、2魚豆“M常有了消除半導(dǎo)體和金屬的功函數(shù)瓷，金厘曲極相對(duì)于半導(dǎo)體所需疊加的外期電壓般唇?jīng)r下.金辰功函數(shù)值比半號(hào)軸乂 I三一股為負(fù).Q2©口是開始出覘強(qiáng)反架時(shí)半導(dǎo)體表面所需的表面勢(shì) > 也就是跨花空間電荷區(qū)上的電壓 對(duì)于NMOS數(shù)值對(duì)正2-星力廠支撐半導(dǎo)穌恚畫出現(xiàn)強(qiáng)反型所帝要的體電荷所齋姜的外加電壓.于NM6數(shù)值罰正：£呈是為了把純絳層中正電荷發(fā)出的電力線全部吸引剌金屬電*及一固所需加的外加& 對(duì)于魏嫌層中的正電荷*格要加筑電勵(lì);麒也到平帶一般為負(fù)L2是加了調(diào)節(jié)后耳值電壓而詵入的電荷嚴(yán)生的骼響】對(duì)于NMQS，注入F2,底* 一苛止值1十二2、

19、什么是器件的亞閾值特性，對(duì)器件有什么影響【答案：】器件的亞閾值特性是指在分析 MOSFET時(shí)，當(dāng)VgsvVth時(shí)MOS器件仍然有一個(gè)弱的反型層存在,賽 源電流Id并非是無(wú)限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系這種效應(yīng)稱作亞閾值效應(yīng)。影響：亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗，在大型電路中，如內(nèi)存中其信息能量損耗可能使存 儲(chǔ)信息改變，使電路不能正常工作。3、MOS晶體管的短溝道效應(yīng)是指什么,其對(duì)晶體管有什么影響【答案：】短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長(zhǎng)度變短到可以與源漏的耗盡層寬度相比擬時(shí)發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受棚控制其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享并且網(wǎng)著溝道長(zhǎng)度的減小，受

20、柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象影響：由于受楣控制的耗盡區(qū)電荷不斷減少只褥要較少的曲電荷就可以達(dá)到反型使閾值電 壓降低：溝道變短使得器件很容易發(fā)生截流于速度飽和效應(yīng)。4、請(qǐng)以PMOS晶體管為例解釋什么是襯扁效應(yīng)，并解科其對(duì)PMOS晶體管閾值電壓和漏源電流的影響【答案：】對(duì)于PMOS晶體管，通常情況下襯底和源極都接最高電位, 襯底偏壓,此時(shí)不存在襯偏效應(yīng)<而當(dāng)PMOS中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)襯底偏氏>0 ,源與襯底的PN結(jié)反扁，耗盡層電荷增加，要維持原來(lái)的導(dǎo)電水平必須使閾值電抵（絕對(duì)值）提高即產(chǎn)生襯偏效應(yīng)。影響：使得PMOS閾值電壓向負(fù)方向變大,在同樣的柵源電壓和漏源

21、電壓下其漏源電流減小。5、什么是溝道長(zhǎng)度調(diào)制效應(yīng)對(duì)器件有什么影響【答案：】MOS晶體管存在速度飽和效應(yīng),器件工作時(shí),當(dāng)漏源電壓增大時(shí),實(shí)際的反型層溝道長(zhǎng)度逐漸減小，即溝道長(zhǎng) 度是漏源電壓的函數(shù)，這一效應(yīng)稱為溝道長(zhǎng)度調(diào)制效應(yīng)”。影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從潮端向源端移動(dòng)，使得漏源電流腦漏源電壓增加而增加口 即 飽和區(qū)D和S之間電流源非理想。6、為什么MOS晶體管會(huì)存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）【答案：】晶體管開通后，其淵源電流隨著漏源電壓而變化。當(dāng)淵源電壓很小時(shí)隨著淵源電壓的值的增大，溝道內(nèi)電場(chǎng)強(qiáng) 度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流

22、子速度飽和（短溝道）或者溝 道夾斷（長(zhǎng)溝道），其淵源電流基本不陰漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7、給出E/R反相器的電路結(jié)構(gòu),分析其工作原理及傳輸特性，并計(jì)算VTC曲線上的臨界電壓值 【答案：】T777VsWto時(shí)，處于截止?fàn)顟B(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過Vto時(shí),開始導(dǎo)通，潮極電流不再為0,由于湍源電壓VD8=Vw大于VgVto 因而Mi初始處于飽和狀態(tài)。明者輸入電壓增力口 ,漏極電 流也在增加，輸出電壓Vs開始下降，最終，輸入電壓大于Vut+ Vto. Mi進(jìn)人洸性工作區(qū)。nn I仍處于線性模式傳輸特性曲線如圖示：在更大的輸入電壓下，輸出電壓繼續(xù)下降， 'ipU2

23、) Vm= VOH=V DO 時(shí) vout=VoLMl: vGS=Vm=V DDVDS=Vout=V OL二 Vds<V gs-VtoMi非飽和導(dǎo)通Ir=(Vdo-Voui)/Rl=(V dd-Vol)/RlIm=Kn (，gs- Vto)V ds- 1/2V ds2 )=K n ( (Vdo Vto) V OL- 1/2V ol2 )Im=I rVol=V DD-V to+1/K nRl-為使Vol0 .要求KnRl »1V八Vnn-'M+l瑪rRL-痂彼辛TO +】底11虹*刖口邸何虹為使V0白0，要求KNRL »1鱉昔吐囪非*。.八_sq A>sa

24、A】noA=SdAhimU!qS6.即皿作 ndN>12/L-A=5A=FA _ L-=U 叭 p/mOAp .(01A - U!A) N>1 =(U!Ap/moAp)nd'k:赳弟輜趴障1 =叫 JO1A.U! A) N>1 2/1 =JOlA_SOQNy 乙兒二叫ny/0noA-aaA)=a|取昔吐倒J1 *0 -LA fsg 八 ySG 八陽(yáng)。八二SGAn A=uA=S9A ：1網(wǎng)，和十八="(£Ir=(VdD-V om)/R lIm= Kn f (V G& V to)Vds-1/2V ds2 =Kn f (Vin- Vto) Vou

25、t-1/2Vovt2 )：Tm=|r，對(duì)Vin微分，得：-1/RL(dVout/dVin)= Kn ( Vout+(V介 Vth) dVout/dVm- Vout(dVout/dVm)T dVout/dVm=-1二 V|H=Vm=V T0+2V out-1/K nRl回榔得:燈押55顧庇考慮一個(gè)電阻負(fù)載反相器電路：VDD=5V . KN*=20uAA/2 . VT0=0.8V . RL=200' . W/L=2。計(jì)算 VTC8、曲線上的臨界電壓值(VOL、VOH、VIL、VIH )及電路的噪聲容限，并評(píng)價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。答案JC KhXWJD-O UA/'V2 /.Ky

26、Rt-gV11V八Vio時(shí)1g動(dòng)管琵止t IVYoch=Vdd=，、Va-Vuj-VXIJK八L-麻云不巫亦衛(wèi)亦贏福u0147ViAiL-Vri+IKJfRL-O.925V#J環(huán)龍HodQKnRl日刃兒¥皿訶HHOL呵通*八 mi 人 Q-Vib-3.03 人口皿過小，£導(dǎo)致識(shí)別飄霏苒時(shí)岌主能誤-盜彈劉莎妊的抗嗓蠱性能.較低的信尋嗓蘆容P道少為Gee 的響，即VDCTSV時(shí)取125Vo設(shè)計(jì)一個(gè)VOL=0.6V的電阻負(fù)載反相器，增強(qiáng)型驅(qū)動(dòng)晶體管VT0=1V，VDD=5V 1 )求VIL和VIH 2 )求噪聲容限VNML和VNMH曬L聽嚴(yán)質(zhì)五西庶T JK曲屁町1論而 VnfiA

27、 V-nnz -5 V<-*11 Inrf岬 n?VOLH0.9VrlHHTKVNvVTWl, 9V+110、采用MOSFET作為nMOS反相器的負(fù)載器件有明陞優(yōu)點(diǎn)【答案：】采用負(fù)載電阻會(huì)占用大量的芯片面積，而晶體管占用的硅片面積通常比負(fù)戟電阻小，并且有源負(fù)載反相器電路比無(wú)源負(fù)載反相器有更好的整體性能Q11、增強(qiáng)型負(fù)載nMOS反相器有哪兩種電路結(jié)構(gòu)？簡(jiǎn)述其優(yōu)缺點(diǎn)【答案：1根據(jù)給增強(qiáng)型負(fù)載提供不同的柵極偏壓，負(fù)載晶體管可以工作在飽和區(qū)或洸性區(qū)。1111 h- I Vdd+Jt飽和增強(qiáng)型負(fù)載反相器只要求一個(gè)獨(dú)立的電源和相對(duì)簡(jiǎn)單的制造工藝并且VOH限制在VdoVtl >而線性增強(qiáng)型負(fù)載反

28、相器的VOH= VDD，噪聲容限高，但需要使用兩個(gè)獨(dú)立的電源。由于二者的直流功耗較高，大規(guī)饃的數(shù)字電路均不采用增強(qiáng)型負(fù)載nMOS反相器。12、以飽和增強(qiáng)型負(fù)載反相器為例分析E/E反相器的工作原理及傳輸特性【答案：11 ) Vin=O 時(shí)，M I 截止Ml： v DSL= V GSL=V DD-V out=V DD-V OLMl始終飽和導(dǎo)通二 v DSL>V GSL-V TLVout= V OH= V DD-V TL2 ) Vin= V DO 時(shí)out=V OLM I ： VGSl=Vin=V DDV DSI =V out=V OL二 VDSI < V GSI -VTI附非飽和導(dǎo)通I

29、 DSI = K Nl ( N GSI- V Tl) V DSI - 1/2V Dsf )=Kni (V do- Vti) Vol-1/2Vol JI dsl=1/2 K nl (V gsl - V傳輸特件曲線如圖示:13、試比較將nMOS E IE反相器的負(fù)載管改為耗盡型nMOSFET后，傳輸特性有哪些改善Md：耗盡型負(fù)載管7id<0 Vgso=0-VDSD=VDD-Vout=VDO-VOL> VGSD - VlDMd始終飽和導(dǎo)通二Vout= Voh= Vdd,改善了高電平傳輸特性2) Vm=VDD,，z(XJt=VOLMe： vGSE=Vin=V DDVDSE=Vout=VoL

30、二 Vdse<Vgse-VteMl非飽和導(dǎo)通I DSE= K NE (v GSE- V TE)V DSE- 1/2V DSE2=KnE <v DD- V TE)V OL- 1/2V OL2 )2I dsd=1/2 K nd (Vgsd - Vtd)=1/2 KndVtd2IdSI = I DSL-VOL = Vtd Knd/2 Kne(Vdd二Vri)低電平傳輸特性仍取決于兩管尺寸之比為使Vo/O ,要求knd « K NE傳輸特性曲線如圖示:OfYtW14、耗盡型負(fù)裁nMOS反相器相比于增強(qiáng)型負(fù)裁nMOS反相器有哪些好處【答案：】耗盡型負(fù)載nMOS反相器的制造工藝更加史

31、雜，但可以有陡峭的VTC過渡和更好的噪聲容限，并且是單電源供電，整體的版圖面積也較小。另外，在CMOS電路中使用耗盡型晶體管還距減少漏電流。有一 nMOS E /D 反相器若 VTE=2V , VTD=-2V，KNE/KND=25 , VDD=2V，求此反相器的高、低輸15、出邏輯電平是多少？【答案：】Vol = Vtd2Kno/2 Kne(V do Vte) =0.027VVoh = Vdd=2V16、什么是CMOS電路？筒述CMOS反相器的工作原理及特點(diǎn)【答案：】CMOS電路是指由NMOS和PMOS所組成的互補(bǔ)型電路。對(duì)于CMOS反相器，V山=0時(shí)，NMOS截止，PMOS導(dǎo)通，Vo5=Vo

32、h=Vdd ：加=V dd時(shí)，NMOS導(dǎo)通， PMOS截止 Vout=VoL=0 高低輸出電平理想，與兩管無(wú)關(guān)。從對(duì)CMOS反相器工作原理的分析可以看出，在輸入為0或Vdd時(shí)，NMOS和PMOS總是一個(gè)導(dǎo)通，一個(gè)截止沒有從Vdd到Vss的直流通路也沒有電流流入冊(cè)極，因而其薜態(tài)電流和功耗幾乎為o，這也是CMOS電路最大的特點(diǎn)。17、根據(jù)CMOS反相器的傳輸特性曲線計(jì)算VIL和VIH【答案：】1) Vm=VlLM N ： v GSN = V ln= V ILVdSN = VoulMn飽和導(dǎo)通Idsn =1/2 Kn(Vgsn - VdV ut/dVin=-1二 V|l=(2V05+VtpVdd+K

33、rVtn)/(1+Kr)其中 Kr =Kn/Kp2) Vin= VlHM N : VgsN = Vin= VlHVdsn = Voul,''DSN <VgSN- V TNMn非飽和導(dǎo)通Idsn= K n (八gsn Vtn)Vdsn- 1/2V DSN2=Kn ( (VlH- Vtn) Vout- 1/2 Vout2;M P ： VGSP= V DD - Vin= V DD- VlH- V DSP = V DD - Vout二"DSP > - V GSP - V TP)Mp飽和導(dǎo)通Idsp =1/2 Kp(-Vgsp - |Vtp|)2=1/2Kp(Vdo

34、-Vih-|Vtp|)2：TDSN = I DSP.對(duì) V IH 微分得：Kn (Vih-Vtn) (dVou；dV.n)+Vovt-Vout(dVout/dV.n) =Kp(Vdd-Vih-|Vtp|)- “cxjt/dV m=-1- Vih= ( Vdd+Vtp +Kr(2Voui+Vtn)J /(1+Kr) 其中 Kr =Kn/Kp20.解：Vin=VM , NMOS、PMOS 均飽和導(dǎo)通I dsn =1/2 nCox(W/L) n(Vgsn - Vtn)=1/2Kn(Vm- Vtn)22Idsp=1/2 ： bCox(W/L) p(-Vgsp - |Vtp|)=1/2Kp(Vdd-Vm

35、-|Vtp|)2 2由 Idsn = Idsp 得:Vm=(Vdo+Vtp+Vtn )/(1+ )其中 Kr =Kn/Kp當(dāng)工藝確定，Vdd、Vtn、Vtp、飄、甲均確定因而Vm取決于兩管的尺寸之比Wn/Wp18、根據(jù)CMOS反相器的傳輸特性曲線計(jì)算VIL和VIH【答案：】|1 'E 加MH； VSSH = 77 VIL 4ADSH-VonT二%甘65江煙W飽和導(dǎo)通心I醐"2忌(V刪小的嚴(yán)Mp ： - VGKP - VCD - Vj A Vpp - VlLK-Vpsp -Vc> -二Vi) sp < - VQSP -(*VYP)+-1NIP昨飽和導(dǎo)通打lDSP=K

36、p (-VGSP- IVTPM -Vd3P)-,=KP (Vdd- Vn. -VtpIX 曲 ”2( Vdd - W)心 IDSN-W-對(duì) /口微分，得；口 Vdd+KeVtn)< 1 +KjO 其中 Kr -<hKp-jMMS Vc5N- V1H dVDSN - Yflur1- - WfieM- 3 則MJT韭飽和導(dǎo)通LpDr 尸 Em (Vosrr 訂 thMdsit 11® Wmm3) .心(VM VthJV '-IM)彳Mp: - Vgjy = "DD - 1 力口二叮 DD - Vj>gp M VDD YflUL*1- .DSP A -

37、V, 5sp AVppY臉飽和導(dǎo)通”iDGr-lAKji-VGgp-IVnl)A- I QKxSyDD - VEH- IVTT I)3n曲=Ie>sp,對(duì)Mm徽分，得!心Km(vo瓠)十燦曲跖她胡-Kp(Vd-IVtpI> ：如般i/.Vm- (Ao+Vn-AiVA+Vm)其中 心二心/心 r19、求解CMOS反相器的邏輯閾值，并說明它與哪些因素有尖【答案：】Vm=VM，NMOS、PMOS均飽和導(dǎo)通I dsn =1/2 nCox(W/L) n(Vgsn - Vtn)=1/2Kn(Vm- Vtn)2Idsp=1/2 pCox(W/L) p(-Vgsp - |Vtp|)2=1/2Kp(

38、Vdd-Vm-|Vtp|)2 ?由 bSN = Idsp 得：vm=(Vdd+Vtp+Vtn )/(1+ )其中 Kr =Kn/Kp當(dāng)工藝確定，Vdd、Vtn、Vtp、限、均確定因而Vm取決于兩管的尺寸之比WWWp20、為什么的PMOS尺寸通常比NMOS的尺寸大【答案：】1 ）電子遷移率較大，是空穴遷移率的兩倍即 PN=2 goo考慮一個(gè)具有如下參數(shù)的CMOS反相器電路：VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V22)根據(jù)邏輯閱值與晶體管尺寸的關(guān)系Vm* Wp/Wn，在Vm較大的取值范囹中，WP> Wn。21、Kp=80uA/V2計(jì)算電路的噪聲容限?！?/p>

39、答案：1Kr=Kn/Kp=2.5CMOS 反相器的 Vol=0V . Voh=Vdd=3.3VVil=(2V ui+Vtp-Vdd+K rVtn)/(1+K r)=0.57V out-0.71Vs = Vil 時(shí)，有 1/2Kn(Vil- Vtn)2=Kp (Vdd- Vil-|Vtp|)( Vdd - V ut) -1/2( V dd - V ut)2)0.66 Vouf+0.05 V om -6.65=0解得：V ut=3.14V/ Vil=1.08VVih= ( Vdd+V tp +K r(2V<xh +Vtn) )/(1 +Kr)=1.43 Vout+1.17Vc= V IH 時(shí)

40、，有 W V TN)Vout- 1/2 VDD-V IH-|V Tp|)22.61VouA6.94Vout-2.04=0解得：V ut=0.27V/ Vih=1.55V.vNML=v il-V ol= 1.08VVnmh =V oh-V ih=1.75V采用0.35um工藝的CMOS反相器相關(guān)參數(shù)如下：VDD=3.3V NMOS ： VTN=0.6V g NCOX =60uAA/222、(W/L)N=8 PMOS ： VTP=- 0.7V g pCOX =25uA/V2 (W/L)P=12 求電路的噪聲容限及邏輯閾值【答案：1Kr= nCox(W/L) n/ gCox (W/L) p=1.6對(duì)

41、于 CMOS 反相器而言，Vol=0V. Voh=Vdd=3.3VVil =(2Vo<jt+VTP-VDD +KrVtn)/(1 +K r)=0.77V out-1.17當(dāng)Vil時(shí)，NMOS飽和導(dǎo)通，PMOS非飽和導(dǎo)通由 SsN= I DSP 得:1蹩（即堤州坪辱敢時(shí)dd領(lǐng)1%孑總和署也郃）1/2（ V ddV®j=k3V VTN=0.6V VTP=-0.7V KN =200uA/V22.04 V ut2+8.30 V out -44.90=0解得：V ut =3.077V/ Vil=1.2V同理，Vih= ( Vdd+Vtp +Kr(2Vui+Vtn) /(1+Kr)=1.2

42、3 Vout+1.37當(dāng)V.n = Vih時(shí) PMOS飽和導(dǎo)通 NMOS非飽和導(dǎo)通rh SsN= I DSP 得：Kn (Vih- Vtn) Vout-1/2 Vout2=1/2Kp(V dd-Vih-|Vtp|)25.53V OJ+24.62V out-6.15=0解得：Vout=0.24V / Vih=1.66V 該CMOS反相器的噪聲容限：Vnml=VilVol=1.2VVnmh =V oh-V ih= 1.64V邏輯溺值：丑沖珂應(yīng)Q+阿?尸1朋2設(shè)計(jì)一個(gè) CMOS 反相器，NMOS : VTN=0.6V p NCOX=60uA/V2 PMOS : VTP=-0.7V P PCOX=25

43、uAA/2 電23、源電壓為3.3V ,LN=LP=0.8um 1 )求VM=1.4V時(shí)的 WN/WP。2 )此CMOS反相器制作工藝允許VTN、VTP的值在標(biāo)稱值有正負(fù)15%的變化，假定其他參數(shù)仍為標(biāo)稱值，求 VM的上下限【答案：】1)卡十占叩討P3級(jí)加14陋”即1.4(-341云3 (14離瓦盧輛早:心 22%匚R貳口洌覦(4劇必尸*'我2透伽3亍m二評(píng)#險(xiǎn)弘2JVlh .可加在標(biāo)稱值有正負(fù)15泥的孌化鼻m7八一0.5IV如和*毗9 P皿滬口 8059如41為珈24、舉例說明什么是有比反相器和無(wú)比反相器【答案：】有比反相器在輸出低電平時(shí)»驅(qū)動(dòng)管和負(fù)載管同時(shí)導(dǎo)通，其輸出低電

44、平由駟動(dòng)管導(dǎo)通電阻和負(fù)載管導(dǎo)通電阻的分壓決定。為保持足夠低的低電平兩個(gè)等效電阻應(yīng)保持一定的比值。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET >負(fù)載管為電阻或增強(qiáng)型MOSFET或耗盡型MOSFET時(shí)，即E/R反相器、E/E反相器、E/D反相器園 于有比反相器。而無(wú)比反相器在輸出低電平時(shí)只有驅(qū)動(dòng)管導(dǎo)通負(fù)載管是截止的理想情況下輸出低電平為0。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET .負(fù)載管為P溝MOSFET時(shí)，即CMOS反相器即屬于無(wú)比反相器，具有理想的 輸入低電平0 >25、以CMOS反相器為例，說明什么是薜態(tài)功耗和動(dòng)態(tài)功耗【答案：】對(duì)于CMOS反相器，靜態(tài)功耗是指當(dāng)輸入為0或Vdd時(shí) NMOS和PM

45、OS總是一個(gè)導(dǎo)通、一個(gè)截止,沒有從Vdd到Vss的直流通路,也沒有電流流入柵極，功耗幾乎為0。在圖中標(biāo)注出上升時(shí)間 上、下降時(shí)間tf、導(dǎo)通延遲時(shí)間、截止延遲時(shí)間，給出延遲時(shí)間 tpd的定義。若 26 赤望 tr=tf，求 WN/WP?！敬鸢福?V圖中導(dǎo)通延遲時(shí)間為tpHL，截止延遲時(shí)間為tpLH延遲時(shí)間 tpd=(tPHL+tPLH)/2上升時(shí)間t產(chǎn)2cL/KnVdoKn= aCox(W/L) n下降時(shí)間tf=2CL/KpVDDKp=mpCox(W/L) p若希望tr=tf,則要求Wp=2Wn第6章CMOS靜態(tài)邏輯門1、畫出F=A © B的CMOS組合邏梅門電路【答案：1VDD+Vd

46、qpVDDAl2、用CMOS組合邏輯實(shí)現(xiàn)全加器電路【答案：1全加器的求和輸出Sum和進(jìn)位信號(hào)Carry表示為三個(gè)輸入信號(hào)A、B、C的函數(shù):Sum=A® B。C=Carry(A+B+C)+ABCCarry=(A+B)C+ABcB.A,Ac，3、畫出F=的CMOS組合邏森門電路，井計(jì)算該更合邏輯門的驅(qū)動(dòng)能力【答案：1標(biāo)唯反相器的導(dǎo)電因子為K薩KjW邏冬巨門KH3啦曠Kr.K>i=Kk= Kk啦獷K»DABCD-0B寸JL上拉管的等效導(dǎo)電因子如KQ2J A-, B、G D中有一個(gè)為1時(shí) > 上拉莒的等效導(dǎo)電因子K，-2/3 K?！?)A. B中有一個(gè)為1且G D中有個(gè)

47、為1時(shí)I上拉筲的等效導(dǎo)電因子KA=KP4J4 ) ABCD-1時(shí)下拉管 的等效導(dǎo)電因孑隔=Kjt a5) AB. CD中有一個(gè)為1時(shí)，下拉管的等效導(dǎo)電因子J心加在杲壞的工作案件下ED 3 ) 5 )，應(yīng)使直疝心72一心j K"-KP72-Kp|.KAICp 即上 HCOZ W/L) A 從 FCQJKW/LJVp/Wnr? 口 尸 2 5 4要求P管的尺寸比;N管走2$倍以上,】4、簡(jiǎn)述CMOS祥態(tài)邏輯門功耗的構(gòu)成【答案：1CMOS蹄態(tài)邏輯門的功耗包括好態(tài)功耗和動(dòng)態(tài)功耗靜態(tài)功耗幾乎為0 但對(duì)于深亞微米器件,存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極獷散結(jié)潮電

48、流。動(dòng)態(tài)功耗包括短路電流功耗即切換電源時(shí)地洸間的短路電流功耗和瞬態(tài)功耗即電容充放電引起的功 耗兩部分。5、降低電路的功耗有哪些方法【答案：】電路的功耗主要由動(dòng)態(tài)功耗決定而動(dòng)態(tài)功耗取決于負(fù)載電容、電源電壓和時(shí)鐘頻率所以減少負(fù)載電 容降低電源電壓降低開關(guān)活動(dòng)性是有效降低電路功耗的方法。6、比較當(dāng)FO=1時(shí)，下列兩種8輸入的AND門，那種組合邏輯速度更快【答案：1r =(8 r+10/3 cr)+ ( io*icr)=9 r +13/3 (cr12= ( 4 d +2 ICR) + (2 Fo +5/3 cr) =6 Fo+11/3 CR因而笫二種組合邏帽速度更快。第7章傳輸門邏輯填空題寫出傳輸門電

49、路主要的三種類型和他們的缺點(diǎn)：(1)，缺點(diǎn)：；(2)，缺點(diǎn)：(3)，缺1、點(diǎn)：?！敬鸢福篘MOS傳輸門不能正確傳輸高電平,PMOS傳輸門，不能正確傳輸?shù)碗娖?，CMOS傳輸門電路規(guī)模較大。12、傳輸門邏輯電路的振幅會(huì)由于減小，信號(hào)的也較熨雜在多段接續(xù)時(shí),一般要插入?！敬鸢福洪撝祿p失，傳輸延遲，反相器。13、一般的說，傳輸門邏輯電路適合邏輯的電路比如常用的和?！敬鸢福寒惢?，加法器多路選擇器】解答題1、分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用?！敬鸢福?根據(jù)真值表可知，電路實(shí)現(xiàn)的是OUT=AB的與門邏輯,方塊標(biāo)明的MOS管起到了電荷保持電路的功能，根據(jù)下面的電路回答問題：分析電路

50、，說明電路的B區(qū)域完成的是什么功能，設(shè)計(jì)該部分電路是為 2、了解決NMOS傳輸門電路的什么問題？【答案：1L-TB當(dāng)傳輸高電平時(shí)節(jié)點(diǎn)n1電位升高當(dāng)電位大于反向器IV1的邏輯閾值時(shí)反向器輸出低電平此低電平加在P1管上，P1管導(dǎo)通, n1的電位可以上升到VDD 當(dāng)傳輸?shù)碗娖綍r(shí)，節(jié)點(diǎn)n1電位較低當(dāng)電位小于反向器IV1的邏輯閾值時(shí),反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來(lái)的低電平。說明 B部分電路具有電荷保持電路的功能設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的問題假定反向器在理想的VDD/2時(shí)轉(zhuǎn)換，忽略溝道長(zhǎng)度調(diào)制和寄生效應(yīng)根據(jù)下面的傳輸

51、門電路原理圖回答問題。(1)電路的功能是什么？【答案：1(2)說明電路的靜態(tài)功耗是否為零，并解釋原因.詩(shī)精愚快寡同惜Vao(1)這個(gè)電路是一個(gè)NAND門(2)當(dāng)A=B= V DD,在節(jié)點(diǎn)X的電壓為Vx=VDD-Vt。這引起在傳輸晶體管驅(qū)動(dòng)的反向器的薜態(tài)功耗，4、分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理,介紹它和圖2所示電路的相同點(diǎn)和不同點(diǎn) 【答案：圖1圖扣S作為控制電壓，由柵極輸入。當(dāng)S為高電平時(shí)，h可以正常傳輸，而12不能穿過MOS單元。反之.當(dāng)S為低 電平時(shí) I 2可以正常傳輸、而h不能。由此可以看出，圖1電路完成的是2輸入選擇器的功能。圖1和圖2都可以完成2輸入選擇器的功能。圖1需要

52、7個(gè)晶體管單元,而圖2需要14個(gè)晶體管單 元。圖1采用傳輸門結(jié)構(gòu)明顯縮小了電路的規(guī)饃。根據(jù)下面的電路回答問題。已知電路B點(diǎn)的輸入電壓為2.5V C點(diǎn)的輸入電壓為0V。當(dāng)A點(diǎn)的輸5、入電壓如圖a時(shí) > 畫出X點(diǎn)和OUT點(diǎn)的波形，并以此說明NMOS和PMOS傳輸門的特點(diǎn)?！敬鸢福?X點(diǎn)的慚出波形OUT點(diǎn)的特出誠(chéng)形由此可以看出 NMOS傳輸門電路不徙正確傳輸高電平,PMOS傳輸門電路不能正確傳輸?shù)碗娖?、寫出邏輯表達(dá)式C=A B的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖【答案：1abcQ0001101110相同的電路結(jié)構(gòu)輸入信號(hào)不同時(shí),構(gòu)成不同的邏輯功曲以下電路在不同的輸入下可以完成不同

53、的邏輯功能寫出它們的真值表,判斷實(shí)現(xiàn)的邏輯功曲【答案：1圖1完成的是城或邏輯，圖2完成的是同或邏輯8、分析下面的電路，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能【答案：1根據(jù)真值表分析可知,電路實(shí)現(xiàn)的是OUT=ABC的功能第8章動(dòng)態(tài)邏輯電路對(duì)于一般的劫態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)組成,輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的，邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的【答案：NMOS, PMOS, NOMS 對(duì)于一個(gè)級(jí)聯(lián)的多米諾邏輯電路,在評(píng)估階段：對(duì)PDN網(wǎng)只允許有跳變對(duì)PUN網(wǎng)只允許有跳變.2、PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入?！敬鸢福?_：,】解答題從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏1、輯電路的特點(diǎn)?！敬鸢福簣DA是CMOS形態(tài)邏輯電路圖B是CMOS動(dòng)態(tài)邏輯電路, 2電路完成的均是NAND的邏輯功能,圖B的 邏輯部分電路使用了 2個(gè)MOS管