(完整版)EDA技術(shù)試題庫(kù)

1、EDA式題庫(kù)建設(shè)70% 基礎(chǔ)題， 20% 中檔題， 10% 提高題（試題容量： 20 套試卷，其中每套試題填空題 10 空（每空 2 分） ，選擇題 10 題（每題 2 分） ） ，簡(jiǎn)答題4 題（每題 5分） ，分析題 2 題（每題 10 分） ，設(shè)計(jì)題 2 題（每題 10 分） 。 基礎(chǔ)題部分填空題（ 140 空）1 一般把 EDA 技術(shù)的發(fā)展分為（ CAD ） 、 （CAE ）和（ EDA ）三個(gè)階段。2 EDA 設(shè)計(jì)流程包括 （設(shè)計(jì)準(zhǔn)備） 、 （設(shè)計(jì)輸入） 、 （設(shè)計(jì)處理） 和（器件編程） 四個(gè)步驟。3時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真 ,因

2、此又稱為 （功能仿真） 。4 VHDL 的數(shù)據(jù)對(duì)象包括 （變量） 、 （常量） 和 （信號(hào)） ，它們是用來存放各種類型數(shù) 據(jù)的容器。5 圖形文件設(shè)計(jì)結(jié)束后一定要通過（仿真），檢查設(shè)計(jì)文件是否正確。6 以EDA 方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到（ FPGA ）或者（ CPLD ）芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。7 MAX+PLUS 的文本文件類型是（ .VHD ）。8 在PC 上利用 VHDL 進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在（根目錄）下進(jìn)行，必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄。9 VHDL 源程序的文件名應(yīng)與（實(shí)體名）相同，否則無(wú)法通過編譯。10 .常用 EDA 的設(shè)計(jì)輸入方式包括 （文本輸入

3、方式）、 （圖形輸入方式）、 （波形輸入方式）。11 .在 VHDL 程序中， （實(shí)體）和（結(jié)構(gòu)體）是兩個(gè)必須的基本部分。12 .將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為 （ HDL 綜合器） 。13 、 VHDL 的數(shù)據(jù)對(duì)象分為（常量） 、 （變量）和（信號(hào)） 3 類。14 、 VHDL 的 操作 符 包括 （算術(shù) 運(yùn)算 符 ）和 （符號(hào)運(yùn)算符） 。15、常用硬件描述語(yǔ)言有（Verilog HDL ） 、 （ AHDL ）以及（ VHDL ） 。16、 VHDL 基本語(yǔ)句有（順序語(yǔ)句） 、 （并行語(yǔ)句）和屬性自定義語(yǔ)句。17、 VHDL 同或邏輯操作符是（ XNOR ） 。18、原理圖

4、文件類型后綴名是（.GDF） ， Verilog HDL 語(yǔ)言文本文件類型的后綴名是（ .V ）。19、十六進(jìn)制數(shù)16#E#E1 對(duì)應(yīng)的十進(jìn)制數(shù)值是（ 224） 。20、 一個(gè)完整的VHDL 程序應(yīng)包含三個(gè)基本部分， 即庫(kù)文件說明、 （程序包應(yīng)用說明） 和（實(shí)體和結(jié)構(gòu)體說明）。21、 VHDL 不等于關(guān)系運(yùn)算符是（ /= ） 。22、 STD_LOGIC_1164 程序包是（IEEE ） 庫(kù)中最常用的程序包。23文本輸入是指采用（硬件描述語(yǔ)言）進(jìn)行電路設(shè)計(jì)的方式。24當(dāng)前最流行的并成為IEEE 標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括（ vhdl） 和 （verilog ） 。25 采用PLD 進(jìn)行的數(shù)字系統(tǒng)設(shè)

5、計(jì)， 是基于 （芯片） 的設(shè)計(jì)或稱之為 （自底向上） 的設(shè)計(jì)。26 硬件描述語(yǔ)言HDL 給 PLD 和數(shù)字系統(tǒng)的設(shè)計(jì)帶來了更新的設(shè)計(jì)方法和理念， 產(chǎn)生了目 前最常用的并稱之為（自頂向下）的設(shè)計(jì)法。27 .EDA 工具大致可以分為（設(shè)計(jì)輸入編輯器） 、 （仿真器） 、（ hdl 綜合器） 、 （適配器） 以及 （下載器） 等 5 個(gè)模塊。28將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（綜合器）。29 用MAX+plusII 輸入法設(shè)計(jì)的文件不能直接保存在（根目錄）上，因此設(shè)計(jì)者在進(jìn)入設(shè)計(jì)之前，應(yīng)當(dāng)在計(jì)算機(jī)中建立保存設(shè)計(jì)文件的（工程） 。30 . 若 在 MAX+plusII 集 成 環(huán) 境

6、下 ， 執(zhí) 行 原 理 圖 輸 入 設(shè) 計(jì) 方 法 ， 應(yīng) 選 擇 （ block diagram/Schematic ）命令方式。31 若在 MAX+plusII 集成環(huán)境下，執(zhí)行文本輸入設(shè)計(jì)方法，應(yīng)選擇（ .vhd ） 方式。32 maxplus2max2libprim 是 MAX+plusII （基本） 元件庫(kù)，其中包括（門電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33 maxplus2max2libmf 是 函數(shù) 元件庫(kù)，包括（加法器）、（編碼器）、（譯碼器）、（數(shù)據(jù)選擇器數(shù)據(jù)）、（移位寄存器）等74 系列器件。34圖形文件設(shè)計(jì)結(jié)束后一定要通過（編譯），檢查設(shè)計(jì)文件是否正

7、確。35在MAX+plusII 集成環(huán)境下可以執(zhí)行（生成元件） 命令，為通過編譯的圖形文件產(chǎn)生一個(gè)元件符號(hào)。這個(gè)元件符號(hào)可以被用于其他的圖形文件設(shè)計(jì) ，以實(shí)現(xiàn)（多層次）的系統(tǒng)電路設(shè)計(jì)。36 .執(zhí)行 MAX+p1us Il 的 “Timlng Analyzer 命令，可以 ” 設(shè)計(jì)電路輸入與輸出波形間的（延時(shí)量）。37 .指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為（端口映射） 。38 MAX+plusII 的波形文件類型是（ .swf ）。39層次化設(shè)計(jì)是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)（子項(xiàng)目）或者若干個(gè)（層次 ）來完成的。先從 （頂層） 的電路設(shè)計(jì)開始，然后在（頂層 ） 的設(shè)

8、計(jì)中逐級(jí)調(diào)用（底層） 的設(shè)計(jì)結(jié)果，直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。40. 一個(gè)項(xiàng)目的輸入輸出端口是定義在（實(shí)體中）中。41. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體） 。42. 關(guān)鍵字 ARCHITECTURE 定義的是 （結(jié)構(gòu)體） 。43. 1987 標(biāo)準(zhǔn)的 VHDL 語(yǔ)言對(duì)大小寫（不敏感） 。44. 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語(yǔ)言中，標(biāo)識(shí)符必須以（英文字母）開頭。45. VHDL 語(yǔ)言中變量定義的位置是（結(jié)構(gòu)體中特定位置） 。46. VHDL 語(yǔ)言中信號(hào)定義的位置是（結(jié)構(gòu)體中特定位置） 。47. 變量賦值號(hào)是（ := ）,信號(hào)賦值號(hào)是（ <= ）。48. IF 語(yǔ)句屬于（順序）語(yǔ)句。49.

9、 LOOP 語(yǔ)句屬于（順序）語(yǔ)句。50. PROCESS 語(yǔ)句屬于（并行）語(yǔ)句。51. CASE 語(yǔ)句屬于（順序）語(yǔ)句。52. EDA 的中文含義是（電子設(shè)計(jì)自動(dòng)化） 。53可編程邏輯器件的英文簡(jiǎn)稱是（PLD ） 。54. 現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是（ FPGA ） 。55. 在 EDA 中， ISP 的中文含義是（在系統(tǒng)編程） 。56. EPF10K20TC144-4 具有（144）個(gè)管腳。57. MAXPLUSII 中原理圖的后綴是（ .GDF ） 。58. VHDL 語(yǔ)言共支持四種常用庫(kù)，其中（ WORK ）庫(kù)是用戶的 VHDL 設(shè)計(jì)現(xiàn)行工作庫(kù)。59. 在 EDA 工具中，能將硬件描述

10、語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱為（綜合器） 。60. 在 VHDL 的 CASE 語(yǔ)句中， 條件句中的 “ =>不是操作符號(hào)，”它只相當(dāng)與（ THEN ） 作用。61. assign >pin/location chip 命令是 MAXPLUSII 軟件中（引腳鎖定）的命令。62. 在 VHDL 中 ,可以用語(yǔ)句（ clock event and clock=）表示檢測(cè) 0 clock 下降沿。63. 在 VHDL 中，語(yǔ)句 ” FOR I IN 0 TO 7 LOOP 定義循環(huán)次數(shù)為（ ”8）次。64. 在 VHDL 中， PROCESS 結(jié)構(gòu)內(nèi)部是由（順序）語(yǔ)句組成的。65

11、. 執(zhí)行 MAX+PLUSII 的（ Simulator ）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。66. 執(zhí)行 MAX+PLUSII 的（ Compiler ）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行下載。68. 在 VHDL 中， PROCESS 本身是（并行）語(yǔ)句。69. 在元件例化語(yǔ)句中，用（ => ）符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與 PORT MAP 中的信號(hào)名關(guān)聯(lián)起來。70. 在 MAX+PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 （被高層次電路 設(shè)計(jì)調(diào)用） 。71. 在

12、 MAX+PLUSII 工具軟件中， 完成網(wǎng)表提取、 數(shù)據(jù)庫(kù)建立、 邏輯綜合、 邏輯分割、 適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過程稱為（綜合） 。72在VHDL 中， IF 語(yǔ)句中至少應(yīng)有1 個(gè)條件句，條件句必須由 （ BOOLEAN ） 表達(dá)式構(gòu)成。73. 在 VHDL 中（變量）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。74. 在 VHDL 中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（結(jié)構(gòu)體） 。75. 在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC 有（9）種邏輯值。76在VHDL 中，用語(yǔ)句（ clock EVENTAND clock=

13、1 ）表示 clock 的上升沿。77、仿真是對(duì)電路設(shè)計(jì)的一種（間接的）檢測(cè)方法。78. Quartus II 中建立設(shè)計(jì)項(xiàng)目的菜單是（"File " - " New Project Wizard ”79. 執(zhí)彳Q Quartus II 的（Create / Update / Create Symbol Files for Current File ）命令，可以 為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。80. 使用Quartus II 的圖形編輯方式輸入的電路原理圖文件必須通過 （編譯） 才能進(jìn)行仿真驗(yàn)證81. Quartus II 的波形文件當(dāng)中設(shè)置仿真時(shí)間的命令是（ Ed

14、it/ Time Bar ） 。82. 完整的 IF 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（組合邏輯電路） 。83. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體） 。84. protel原理圖設(shè)計(jì)時(shí)，按下（Q）鍵可實(shí)現(xiàn)英制和公制的轉(zhuǎn)換。85在VHDL 語(yǔ)言的程序中，注釋使用（-）符號(hào)。86 protel 原理圖設(shè)計(jì)時(shí),按下 （E+M+M 鍵 ）快捷鍵可實(shí)現(xiàn)“移動(dòng)功能 ” 。87 .在放置元器件的過程按下（TAB ）鍵可以調(diào)出元件屬性對(duì)話框。88 . 40mil 大約等于（ 0.001） m。 A、 B、 0.001cm C、 0.001inch D、 0.001mm89 .通常所說的幾層板指的是（鉆孔圖層）的層數(shù)。9

15、0 .執(zhí)行（Align Top ）命令操作，元器件按頂端對(duì)齊。91 .執(zhí)行（Align Bottom ） 命令操作,元器件按底端對(duì)齊.92 .執(zhí)行（Align Left）命令操作,元器件按左端對(duì)齊.93 .執(zhí)行（Align Right ） 命令操作,元?dú)饧从叶藢?duì)齊.94 .原理圖設(shè)計(jì)時(shí),實(shí)現(xiàn)連接導(dǎo)線應(yīng)選擇（Place/Wire）命令.95 .要打開原理圖編輯器，應(yīng)執(zhí)行（Schematic）菜單命令.96 .進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（Schematic ）編輯器。97 .使用計(jì)算機(jī)鍵盤上的（Page Down ）鍵可實(shí)現(xiàn)原理圖圖樣的縮小。98 .往原理圖圖樣上放置元器件前必須先（裝載元器件庫(kù)）

16、 。99 .執(zhí)行（ Tools/Preferences ）命令，即可彈出 PCB 系統(tǒng)參數(shù)設(shè)置對(duì)話框。100 .在印制電路板的（Keep Out Layer ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。101 .印制電路板的（ Silkscreen Layers ） 層主要用于繪制元器件外形輪廓以及標(biāo)識(shí)元器件標(biāo)號(hào)等。該類層共有兩層。102 .在放置元器件封裝過程中，按（Y ）鍵使元器件封裝旋轉(zhuǎn)。103 .在放置元器件封裝過程中，按（X）鍵使元器件在水平方向左右翻轉(zhuǎn)。104 .在放置元器件封裝過程中，按（Y）鍵使元器件在豎直方向上下翻轉(zhuǎn)。105 .在放置元器件封裝過程中，按（L）鍵使元器

17、件封裝從頂層移到底層。106 .在放置導(dǎo)線過程中，可以按（Back Space ）鍵來取消前段導(dǎo)線。107 .在放置導(dǎo)線過程中，可以按（Shift+Space ）鍵來切換布線模式。108 .執(zhí)行（Center Horizontal ）命令操作，元器件按水平中心線對(duì)齊。109 MAX+plus II 支持原理圖、 （VHDL ） 、 （Verilog ）語(yǔ)言及以波形與EDIF 等格式的文件，并支持混合設(shè)計(jì)、 （功能）仿真和（時(shí)序）仿真。110結(jié)構(gòu)體是用于描述設(shè)計(jì)實(shí)體的（內(nèi)部結(jié)構(gòu)）以及實(shí)體端口間的（邏輯關(guān)系），它不能單獨(dú)存在 ，必須有一個(gè)界面說 明即（實(shí)體）。對(duì)具有多個(gè)結(jié)構(gòu)體的實(shí)體，必須用（ CO

18、NFIGURATION 配置）語(yǔ)句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體。111 由（已定義的） 、 （數(shù)據(jù)類型不同）的對(duì)象元素構(gòu)成的（數(shù)組）稱為記錄類型的對(duì)象。（共計(jì) 140 空） 選擇題（ 140 題）1 關(guān)于 EDA 技術(shù)的設(shè)計(jì)流程，下列順序正確的是（ A ）A原理圖/HDL文本輸入-功能仿真-綜合-適配-編程下載-硬件測(cè)試B原理圖/HDL文本輸入-適配-綜合-功能仿真-編程下載-硬件測(cè)試；C原理圖/HDL文本輸入-功能仿真-綜合-編程下載-適配硬件測(cè)試；D原理圖/HDL文本輸入-功能仿真-適配-編程下載-綜合-硬件測(cè)試2 對(duì) 利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，下面說法是不正確

19、的（C）A 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C 原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述；D 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。3 Quartus II 的設(shè)計(jì)文件不能直接保存在（ B ） 。A 系統(tǒng)默認(rèn)路徑B 硬盤根目錄C 項(xiàng)目文件夾D 用戶自定義工程目錄4 使 用 Quartus II 工具軟件建立仿真文件，應(yīng)采用（ D ）方式A .圖形編輯B .文本編輯C .符號(hào)編輯D .波形編輯5 建立設(shè)計(jì)項(xiàng)目的菜單是（ C ） A. "File " "New "B . &q

20、uot;Project " "New Project Wizard C. "File " "New Project WizardA.仿真B.編譯C.綜合）檢測(cè)方法C.同步的D.被高層次電路設(shè)計(jì)調(diào)用D.異步的6 在 Quartus II 集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（ D ） 7 仿 真是對(duì)電路設(shè)計(jì)的一種（ BA.直接的 B .間接的編輯8 執(zhí) 行 Quartus II 的（ B ）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真Create Default Symbol CompilerB Start SimulationD T

21、iming Analyzer9 Quartus II 的圖形設(shè)計(jì)文件類型是（ B ） A. scf B . . bdf C . vhdD. v10 Quartus II 是（ C ）A .高級(jí)語(yǔ)言B .硬件描述語(yǔ)言C . EDA工具軟件D .綜合軟件11 使用 Quartus II 工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（ A ）方式A.模塊/原理圖文件B.文本編輯C.符號(hào)編輯D.波形一個(gè)能為VHDL 綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDLC ）設(shè)計(jì)輸入B.設(shè)計(jì)輸出C.設(shè)計(jì)實(shí)體D.設(shè)計(jì)結(jié)構(gòu)VHDL 常用的庫(kù)是（ A）標(biāo)準(zhǔn)庫(kù)IEEEB STDC. WORKD. PACKAGE在 VH

22、DL的端口聲明語(yǔ)句中，用（用（A）聲明端口為輸入方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語(yǔ)句中，用（用（B）聲明端口為輸出方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語(yǔ)句中，用（用（C）聲明端口為雙向方向INB OUTC .INOUTD. BUFFER在 VHDL的端口聲明語(yǔ)句中，用（用（D）聲明端口為具有讀功能的輸出方向INB OUTC .INOUTD. BUFFER在 VHDL標(biāo)識(shí)符命名規(guī)則中，以（以（A）開頭的標(biāo)識(shí)符是正確的字母B.數(shù)字C.漢字D.下劃線在下列標(biāo)識(shí)符中，是程序13A.14A.15A.16A.17A.18A.1

23、2稱為（A.19A.4haddeBC ) hadde4VHDL 合法標(biāo)識(shí)符C . hadder4hadde20A.在下列標(biāo)識(shí)符中，4haddeBA ) hadde4VHDLC .錯(cuò)誤的標(biāo)識(shí)符hadder4hadde21義 （VHDL 程序中的中間信號(hào)必須在B ）中定義，變量必須在中定22A.23A.24進(jìn)程體 結(jié)構(gòu)體B.結(jié)構(gòu)體進(jìn)程C.進(jìn)程進(jìn)程D.結(jié)構(gòu)在 VHDL在 VHDL在 VHDL局部變量， （ BA.必須25 在 VHDLA.變量26 在 VHDLA.順序中,中,的）目標(biāo)變量的賦值符B .=目標(biāo)信號(hào)的賦值符B .=FOR_LOOP 語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于事先聲明.B .不必

24、的并行語(yǔ)句之前，可以用（B .變量和信號(hào)PROCESS 結(jié)構(gòu)是由（B.順序和并行）個(gè)臨時(shí)變量，屬于LOO P語(yǔ)句的C.其類型要D.其屬性要CC.信號(hào)）來傳送往來信息D.常量）語(yǔ)句組成的D.任何27 .在VHDL中，條件信號(hào)賦值語(yǔ)句 WHEN_ELSE屬于( C )語(yǔ)句.A .并行兼順序B .順序C .并行D .任意28 .在元件仞化(COMPONENT )語(yǔ)句中，用( D )符號(hào)實(shí)現(xiàn)名稱映射，將例化 元件端口聲明語(yǔ)句中的信號(hào)名與PORT MAP ()中的信號(hào)名關(guān)聯(lián)起來.A.=B.:=C.V=D.=>29 .把上邊的英文縮略語(yǔ)和下邊的中文意思對(duì)應(yīng)起來。(1) EDA (2)FPGA (3)

25、 SOC (4) CPLD (5) ASIC (6) SRAM ISP (8) VHDL (9) BST (10) IEEEa片上系統(tǒng)b復(fù)雜可編程邏輯器件c現(xiàn)場(chǎng)可編程門陣列d靜態(tài)隨機(jī)存取存儲(chǔ)器e在系統(tǒng)可編程f超高速硬件描述語(yǔ)言g邊界掃描測(cè)試技術(shù)h美國(guó)電子工程師協(xié)會(huì)i電子設(shè)計(jì)自動(dòng)化j專用集成電30 . 一個(gè)項(xiàng)目的輸入輸出端口是定義在A 。A.實(shí)體中 B.結(jié)構(gòu)體中 C.任何位置 D.進(jìn)程體31 .描述項(xiàng)目具有邏輯功能的是 B 。A.實(shí)體B.結(jié)構(gòu)體 C.配置D.進(jìn)程32 . 關(guān)鍵字ARCHITECTURE定義的是 A 。A.結(jié)構(gòu)體 B.進(jìn)程 C.實(shí)體D.配置33 . 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小

26、寫是D 。A.敏感的 B.只能用小寫 C.只能用大寫D.不敏感34 .關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是A 。A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以35 . 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是A 。A. a_2_3B. a 2 C. 2_2_aD. 2a36 . 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是C 。A. a_1_inB. a_in_2 C. 2_aD. asd_137 .變量和信號(hào)的描述正確的是A 。A.變量賦值號(hào)是:=B.信號(hào)賦彳1號(hào)是:=C.變量賦值號(hào)是<=D.二者沒有區(qū)別38 .下面數(shù)據(jù)中屬于實(shí)數(shù)的是A 。A. 4.

27、2B. 3 C. 1' D. "11011”STD_LOGIG_1164中定義的高阻是字符D 。A. XB. x C. zD. Z39. STD_LOGIG_1164中字符H定義的是A 。A.弱信號(hào)1B.弱信號(hào)0 C.沒有這個(gè)定義D.初始值40. 如果a=1,b=0,則邏輯表達(dá)式(a AND b) OR ( NOT b AND a )的值是 B 。A. 0 B. 1 C. 2D.不確定41. 不屬于順序語(yǔ)句的是 C 。A. IF 語(yǔ)句B. LOOP 語(yǔ)句 C. PROCESS 語(yǔ)句 D. CASE 語(yǔ)句42. EDA的中文含義是A 。A.電子設(shè)計(jì)自動(dòng)化B.計(jì)算機(jī)輔助計(jì)算C.計(jì)

28、算機(jī)輔助教學(xué)D.計(jì)算機(jī)輔助制造43. 可編程邏輯器件的英文簡(jiǎn)稱是D 。A. FPGAB. PLAC. PALD. PLD44. 現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是A 。A. FPGAB. PLAC. PALD. PLD45. 在EDA中，IP的中文含義是 D 。A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程 C.沒有特定意義D.知識(shí)產(chǎn)權(quán)核46. EPF10K30TC144-4具有多少個(gè)管腳A 。A. 144 個(gè)B.84 個(gè)C. 15個(gè)D.不確定Quartus II是哪個(gè)公司的軟件A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX47. VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的

29、VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：D 。A.IEEE 庫(kù) B.VITAL 庫(kù) C.STD 庫(kù) D.WORK 工作庫(kù)48 .下列語(yǔ)句中，不屬于并行語(yǔ)句的是：B 。A.進(jìn)程語(yǔ)句B.CASE語(yǔ)句C.元件例化語(yǔ)句D.WHEN-ELSE 語(yǔ)句49 .下列關(guān)于變量的說法正確的是A 。A.變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B.變量的賦值不是立即發(fā)生的，它需要有一個(gè)8延時(shí)。C.在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D.變量賦值的一般表達(dá)式為：目標(biāo)變量名<=表達(dá)式。50. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩 部分，結(jié)構(gòu)體描述B。A.器件外部特性B

30、.器件的內(nèi)部功能 C.器件的綜合約束 E.器件外部特性與內(nèi)部功能51.在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用C 符號(hào)。A. = :B. = C. : = D. <=52. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位 STD_LOGIC 的數(shù)據(jù)類型中是用 B 表小的。A.小寫字母和數(shù)字B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù)字53. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A. 2B. 3C. 9D. 854 .在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于 C 語(yǔ)句。A,并行和順序B.順序 C.并行D.不存在的55

31、.在Quartus II中，新建時(shí)序波形文件時(shí)應(yīng)選擇D(A) Editor file(B) Graphic Editor file(C) Text Editor file( D) Vector waveform file56 .描述項(xiàng)目具有邏輯功能的是 B。A.實(shí)體B.結(jié)構(gòu)體 C.配置D.進(jìn)程57 .關(guān)鍵字ARCHITECTURE定義的是A。A.結(jié)構(gòu)體B.進(jìn)程 C.實(shí)體D.配置58.1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫是 D。A.敏感的B.只能用小寫C.只能用大寫D.不敏感59 .關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭

32、D.任何字符都可以60 .關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是B 。A.下劃線可以連用B.下劃線不能連用C.不能使用下劃線D.可以使用任何字符61 .符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是A 。A. A_2B. A+2 C. 2AD. 2262 .符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是A 。A. a_2_3B. a 2 C. 2_2_aD. 2a63 .不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。A. a2b2B. albl C. ad12D. %5064 . VHDL語(yǔ)言中變量定義的位置是D qA.實(shí)體中中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定65 . VHD

33、L語(yǔ)言中信號(hào)定義白位置是 D qA.實(shí)體中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置66 .變量和信號(hào)的描述正確的是A。A.變量賦值號(hào)是:=B.信號(hào)賦彳1號(hào)是:=C.變量賦值號(hào)是<=D.二者沒有區(qū)別67 .變量和信號(hào)的描述正確的是B 。A.變量可以帶出進(jìn)程B.信號(hào)可以帶出進(jìn)程C.信號(hào)不能帶出進(jìn)程D.二者沒有區(qū)別 68.關(guān)于VHDL數(shù)據(jù)類型，正確的是 。A.用戶不能定義子類型B.用戶可以定義子類型C.用戶可以定義任何類型的數(shù)據(jù)D.前面三個(gè)答案都是錯(cuò)誤的69 .可以不必聲明而直接引用的數(shù)據(jù)類型是C 。A. STD_LOGIC B. STD_LOGIC_VECTOR C

34、. BIT D.前面三個(gè)答案都是錯(cuò)誤的 70.使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí) B。A.可以直接調(diào)用B.必須在庫(kù)和包集合中聲明C.必須在實(shí)體中聲明D.必須在結(jié)構(gòu)體中聲明71 .正確給變量X賦值的語(yǔ)句是 B 。A. X<=A+B; B. X:=A+b; C. X=A+B; D.前面的都不正確72 .下列語(yǔ)句中，不屬于并行語(yǔ)句的是：B 。A.進(jìn)程語(yǔ)句B.CASE語(yǔ)句 C.元件例化語(yǔ)句D.WHEN-ELSE 語(yǔ)句73 .關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè)：A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E174 .關(guān)于

35、VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)： 。A. 2#1111_1110#B.8#276# C. 0#170#D.6#E#E175 .下列標(biāo)識(shí)符中，一B是不合法的標(biāo)識(shí)符。A. State。 B. 9moon C. Not_Ack_0 D. signal76 .在VHDL語(yǔ)言描述中。定義數(shù)據(jù)類型通常采用的關(guān)鍵詞是(C )(A) signal(B) variable(C) type(D) set77 .在VHDL語(yǔ)言的程序中，注釋使用以下的哪一種符號(hào)？( B )(A) /(B)-(C)；(D) _ _78 .關(guān)于元件例化的描述中，正確的有（A） 元件例化根據(jù)例化語(yǔ)句中所定義的例化元件端口名和

36、當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)方式來說，有兩種方式：1）名字關(guān)聯(lián)方式2）功能關(guān)聯(lián)方式（B） 元件例化根據(jù)例化語(yǔ)句中所定義的例化元件端口名和當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)方式來說，有兩種方式：1）名字關(guān)聯(lián)方式2）位置關(guān)聯(lián)方式（C） 在位置關(guān)聯(lián)方式的例化語(yǔ)句中，表達(dá)式的位置可以互換（D） 為了方便書寫程序，元件例化名可以省略79 . 一個(gè)進(jìn)程中允許描述對(duì)應(yīng)于 時(shí)鐘信號(hào)的同步時(shí)序邏輯（A ）（A）一個(gè)（B）兩個(gè)（C） 三個(gè)（D）多個(gè)80 .在以下4種語(yǔ)言中屬于硬件描述語(yǔ)言的是（A ）（A） VHDL（B） VC（C） VB（D） Delphi81 . Protel 99SE是用于（ B ）的

37、設(shè)計(jì)軟件。A電氣工程B電子線路 C機(jī)械工程D建筑工程82 .Protel 99 SE原理圖設(shè)計(jì)工具欄共有（ C ）個(gè)。A. 5B. 6C. 7D. 883 .執(zhí)行（B ）命令操作，元器件按垂直均勻分布。A.VerticallyB.Distribute Vertically C.Center Vertically D.Distribute84 .執(zhí)行（D ）命令操作，元器件按底端對(duì)齊.A.Align Right B.Align Top C.Align Left D.Align Bottom85 .執(zhí)行（A ）命令操作，元器件按右端對(duì)齊.A.Align Right B.Align Top C.Al

38、ign Left D.Align Bottom86 .原理圖設(shè)計(jì)時(shí)，實(shí)現(xiàn)連接導(dǎo)線應(yīng)選擇（B ）命令.A.Place /LineB.Place/Wire C.WireD.Line87 .進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（ B ）編輯器。A.PCBB.Schematic C Schematic Library D.PCB Library88 .往原理圖圖樣上放置元器件前必須先（B ）。A.打開瀏覽器B.裝載元器件庫(kù)C.打開PCB編輯器D.創(chuàng)建設(shè)計(jì)數(shù)據(jù)庫(kù)文件89 .仿真庫(kù)Fuse.lib中包含了一般的熔絲元器件，Designator指的是熔絲的（A ）。A.名稱 B.電流 C.阻抗 D.不清楚90 .網(wǎng)絡(luò)表

39、中有關(guān)網(wǎng)絡(luò)的定義是（A.以“開始，以“緇束C.以“（”開始，以）”結(jié)束91 .執(zhí)行（B ）命令，即可彈出A.Design/Bord OptionsC.Options92 .在放置導(dǎo)線過程中，可以按（C ）。B.以“”開始,以S ”結(jié)束D.以“開始，以“結(jié)束 PCB系統(tǒng)參數(shù)設(shè)置對(duì)話框。B.Tools/Preferences.PreferencesA ）鍵來取消前段導(dǎo)線。A. Back Space B. EnterC.ShiftD.Tab93 .Protel99 SE提供了（ B）層為內(nèi)部電源/接地層。A.2B.16C.32D.894 .印制電路板的（B ）層主要是作為說明使用。A.Keep Ou

40、t LayerB.Top OverlayC.Mechanical LayersD.Multi Layer95 .在放置元器件封裝過程中，按（D ）鍵使元器件封裝旋轉(zhuǎn)。A.XB.YC.LD.空格鍵96 .在放置元器件封裝過程中，按（B ）鍵使元器件在豎直方向上下翻轉(zhuǎn)。A.XB.YC.LD.空格鍵97 .在放置導(dǎo)線過程中，可以按（ C ）鍵來切換布線模式。A.Back Space B. Enter C.Shift+Space D.Tab98 .Protel99 SE為PCB編輯器提供的設(shè)計(jì)規(guī)則共分為（ D ）類。A.8B.10C.12D.699 Protel 99 SE 原理圖文件的格式為（ C

41、） 。A.Schlib B.SchDoc C.SchD.Sdf100 .執(zhí)行（C ）命令操作，元器件按水平中心線對(duì)齊。A.CenterB.Distribute HorizontallyC.Center HorizontalD.Horizontal101 .執(zhí)行（B ）命令操作，元器件按頂端對(duì)齊。A.Align Right B.Align Top C.Align Left D.Align Bottom 102.執(zhí)行 （ C ）命令操作，元器件按左端對(duì)齊.A.Align Right B.Align Top C.Align Left D.Align Bottom103 .原理圖設(shè)計(jì)時(shí)，按下（ B ）

42、可使元器件旋轉(zhuǎn)90°。A.回車鍵 B.空格鍵 C.X鍵 D.Y鍵104 .要打開原理圖編輯器,應(yīng)執(zhí)行（ C ）菜單命令.A.PCB Project B.PCB C.Schematic D.Schematic Library105 .進(jìn)行原理圖設(shè)計(jì)，必須啟動(dòng)（B ）編輯器。A.PCBB.Schematic C Schematic LibraryD.PCB Library106 .網(wǎng)絡(luò)表中有關(guān)元器件的定義是（A ） 。A. 以 “ 開始，以”“ 結(jié)束”B. 以 “ ”開始，以 “ ”結(jié)束C. 以 “（ ”開始，以 “） ”結(jié)束D. 以 “開始，以”“結(jié)束”107 .PCB 的布局是指（

43、B ）。A. 連線排列B. 元器件的排列C.元器件與連線排列D.除元器件與連線以外的實(shí)體排列108 .Protel99 SE 提供了多達(dá)（ C ）層為銅膜信號(hào)層。 A.2B.16C.32D.8109 .在印制電路板的（B ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。A.Multi LayerB. Mechanical Layers C.Top OverlayD.Bottom overlay110 .印制電路板的（B ）層主要用于繪制元器件外形輪廓以及標(biāo)識(shí)元器件標(biāo)號(hào)等。該類層共有兩層。 A.Keep Out LayerB.Silkscreen LayersC.Mechanical Lay

44、ersD.Multi Layer111 .在放置元器件封裝過程中，按（A ）鍵使元器件在水平方向左右翻轉(zhuǎn)。A.XB.YC.LD.空格鍵112 .在放置元器件封裝過程中，按（C ）鍵使元器件封裝從頂層移到底層。A.XB.YC.LD.空格鍵113 .在放置導(dǎo)線過程中，可以按（C ）鍵來切換布線模式。A.Back Space B. Enter C.Shift+Space D.Tab114 .Protel99 SE 為 PCB 編輯器提供的設(shè)計(jì)規(guī)則共分為（ D ）類。A.8B.10C.12D.6115原理圖設(shè)計(jì)窗口頂部為主菜單和主工具欄，左部為（ A ） 。A.設(shè)計(jì)管理器B.底部為狀態(tài)欄C.常用工具欄

45、D.命令欄116網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（ A ） 。A.網(wǎng)絡(luò)連接描述B.元器件編號(hào)C.元器件名稱D.元器件封裝117工作層中的信號(hào)板層（ Signal Layers ）包括底層、中間層和（ D ） 。A.內(nèi)部電源/地線層B.其它工作層C.機(jī)械板層D.頂層118.Protel 99 SE 可以直接創(chuàng)建一個(gè)（ A ）文件。A. *.DDB B. *.Lib C. *.PCB D. *.Sch119原理圖可以生成各種類型的報(bào)表，生成各種報(bào)表的命令都在（ A ）菜單中。A.Reports B.File C.Edit D.Help120原理圖文件的擴(kuò)展名是（ A ） 。A.SchB.

46、ERCC.PCBD.DDB121設(shè)計(jì)電路板文件的擴(kuò)展名是（ C ） 。A.SchB.ERCC.PCBD.DDB122創(chuàng)建元器件封裝庫(kù)文件的擴(kuò)展名是（ B ） 。A.Sch B.Lib C.PCB D.DDB123原理圖電氣規(guī)則檢查后產(chǎn)生文件的擴(kuò)展名是（ B ） 。A.SchB.ERCC.PCBD.DDB124網(wǎng)絡(luò)表文件的擴(kuò)展名是（ B ） 。A.SchB.NETC.PCBD.DDB125元器件列表文件（ Protel Format 格式）的擴(kuò)展名是（ B ） 。A.csv B.bom C.PCB D.xls126元器件列表文件（ CSV Format 格式）的擴(kuò)展名是（ A ） 。A.csvB

47、.bomC.PCBD.xls127元器件列表文件（ Client Spreadsheet 格式）的擴(kuò)展名是（ D ） 。A.csvB.bomC.PCBD.xls128元器件列表文件的格式有三種，其中（ A ）與 EXCEL 格式類似。A. Client Spreadsheet B. CSV FormatC. Protel FormatD.xls129根據(jù)元器件的焊盤種類不同，元件封裝可分為插針式元器件封裝和（ A ）兩種類型。A. 表貼式元器件封裝B. 焊盤 C. 導(dǎo)線D. 過孔130 RB 代表（ A ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件131 AXIAL

48、代表（ B ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件132 DIP 代表（ D ） 。A. 電解電容B. 管狀元器件C. 二極管D. 雙列直插式元器件133 SIP 代表（ B ） 。A. 電解電容B. 單列直插式元器件C. 二極管D. 雙列直插式元器件134 DIP 代表（ D ） 。A. 電解電容B. 單列直插式元器件C. 二極管D. 雙列直插式元器件135元器件石英晶體振蕩器的封裝是（ D ） 。A. DIP B. SIP C. AXIAL D.XTAL1136 .元器件可變電阻（POT1、POT2）的封裝是（B ）。A. DIP B. VR1 C. AXI

49、AL D.XTAL1137 .電阻類的封裝是（C ）。A. DIP B. RB C. AXIAL D.XTAL1138 .晶體管的封裝是（ C ）。A. DIP B. RB C. TO-xxx D.XTAL1139 . PCB編輯器中放置元器件工具欄是（ A ）。A. Component Placement B. Find SelectionC. Placement ToolsD.Wiring Tools140 . PCB編輯器中放置工具欄是（ C ）。 A. Component PlacementB. Find SelectionC. Placement ToolsD.Wiring Tool

50、s簡(jiǎn)答題（56題）1、談?wù)勀銓?duì) EDA技術(shù)的理解。（什么是EDA）。EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主 要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的 適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技 術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。2.簡(jiǎn)要解釋建模、仿真和綜合的含義。答：建模是指用硬件描述語(yǔ)言描述電路的功能。仿真是指

51、驗(yàn)證電路的功能。綜合是指把軟件模型轉(zhuǎn)化為硬件電路。3、EDA技術(shù)的主要特征有哪些？答：自頂向下的設(shè)計(jì)方法；采用硬件描述語(yǔ)言；高層綜合優(yōu)化；并行工程；開放性和標(biāo)準(zhǔn)化。4、什么是硬件描述語(yǔ)言？答：是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來描述電子系統(tǒng)的功能、電路結(jié)構(gòu)和連接形式；與傳統(tǒng)的門級(jí)描述方式相比， 它更適合復(fù)雜數(shù)字電子系統(tǒng)的設(shè)計(jì)。 5、用硬件描述語(yǔ)言設(shè)計(jì)電路有哪些優(yōu)點(diǎn)？突出的優(yōu)點(diǎn)： 語(yǔ)言的公開可利用性； 設(shè)計(jì)與工藝的無(wú)關(guān)性； 寬范圍的描述能力； 便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用、交流、保存和修改等。6、利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？答：用軟件的方式設(shè)計(jì)

52、硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的； 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。7、從使用的角度講，EDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？答：EDA技術(shù)的學(xué)習(xí)主要應(yīng)掌握四個(gè)方面的內(nèi)容：大規(guī)?？删幊踢壿嬈骷?； 硬件描述語(yǔ)言； 軟件開發(fā)工具； 實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語(yǔ)言是重點(diǎn)。8、硬件描述語(yǔ)言 VHDL的特點(diǎn)是什么？VHDL是一種具備形式化、層次化和規(guī)范化的硬件描述語(yǔ)言。1硬件相關(guān)結(jié)構(gòu)2 VHDL的并發(fā)性3混合級(jí)描述以及混合級(jí)模擬。9、信號(hào)與變量的區(qū)別有哪些？信號(hào)可以用來描述哪些硬件特

53、性？答：變量賦值與信號(hào)賦值的區(qū)別在于，變量具有局部特征，它的有效只局限于所定義的一個(gè)進(jìn)程中，或一個(gè)子程序中，它是一個(gè)局部的、暫時(shí)性數(shù)據(jù)對(duì)象（在某些#況下）。對(duì)于它的賦值是立即發(fā)生的（假設(shè)進(jìn)程已啟動(dòng)），即是一種時(shí)間延遲為零的賦值行為。信號(hào)則不同，信號(hào)具有全局性特征，它不但可以作為一個(gè)設(shè)計(jì)實(shí)體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，而且可通過信號(hào)與其他的實(shí)體進(jìn)行通信（端口本質(zhì)上也是一種信號(hào)）。信號(hào)的賦值并不是立即發(fā)生的，它發(fā)生在一個(gè)進(jìn)程結(jié)束時(shí)。賦值過程總是有某種延時(shí)的，它反映了硬件系統(tǒng)并不是立即發(fā)生的，它發(fā)生在一個(gè)進(jìn)程結(jié)束時(shí)。賦值過程總是有某些延時(shí)的，它反映了硬件系統(tǒng)的重要特性，綜合后可以找到與信號(hào)對(duì)應(yīng)的硬件結(jié)構(gòu)，如一根傳輸導(dǎo)線、一個(gè)輸入/輸出端口或一個(gè)D觸發(fā)器等。10、名詞解釋：VHDL、實(shí)體說明、.結(jié)構(gòu)體、類屬表、數(shù)據(jù)對(duì)象、并行語(yǔ)句、程序包。答： VHDL （Very high speed intergated circuit Hardware Description Language ）:非常 高速集 成電路的硬件描述語(yǔ)言。11、名詞解釋：結(jié)構(gòu)體答：通過若干并行語(yǔ)句來描述設(shè)計(jì)實(shí)體的邏輯功能（行為描述）或內(nèi)部電路結(jié)構(gòu)（結(jié)構(gòu)描述），從而建立設(shè)計(jì)實(shí)體輸出與輸入之間的關(guān)系。12、名詞解釋：類屬