數(shù)字系統(tǒng)設(shè)計(jì)期中試卷試題級(jí)

1、 試 題 2010 年 2011 年第 2 學(xué)期課程名稱(chēng)： 數(shù)字系統(tǒng)設(shè)計(jì) 專(zhuān)業(yè)年級(jí)： 2009級(jí) 考生學(xué)號(hào)： 考生姓名： 試卷類(lèi)型： A卷 B卷 考試方式: 開(kāi)卷 閉卷 一、 填空（每空1分，共15分）1. 十進(jìn)制數(shù)67轉(zhuǎn)換成八位二進(jìn)制數(shù)是_；十六進(jìn)制數(shù)8C轉(zhuǎn)換成十進(jìn)制數(shù)是_；十進(jìn)制數(shù)(104)用八位二進(jìn)制補(bǔ)碼表示是_。2. 某個(gè)邏輯函數(shù)含4個(gè)變量A、B、C、D，則編號(hào)為12的最小項(xiàng)m12=_。3. 同一個(gè)邏輯函數(shù)編號(hào)相同的最小項(xiàng)mi與最大項(xiàng)Mi的關(guān)系是_。4. 奇偶校驗(yàn)方式可以檢查出_個(gè)碼元發(fā)生錯(cuò)誤的情況(填”奇數(shù)”或”偶數(shù)”)。5. 為了讓共陽(yáng)極數(shù)碼管能正常顯示字符，其公共端應(yīng)該接_。(填

2、高電平或低電平)6. 二進(jìn)制編碼器的輸入信號(hào)個(gè)數(shù)N與輸出二進(jìn)制位數(shù)n之間應(yīng)滿(mǎn)足的條件是_。7. 用VHDL編程實(shí)現(xiàn)某電路功能時(shí)，保存該.vhd文件的文件名必須與_相同。8. 譯碼器74HC138的使能輸入端均為有效時(shí)，其輸出與最小項(xiàng)的關(guān)系是_。9. 數(shù)值比較器7448的3個(gè)級(jí)聯(lián)輸入端(a>b)(a=b)(a<b)只有3中組合是合法的，它們分別是_、_和_。10. 用來(lái)表示一個(gè)邏輯門(mén)抗干擾能力的性能參數(shù)是_。11. TTL器件和CMOS器件相比，_的靜態(tài)功耗非常小，當(dāng)輸出的轉(zhuǎn)換頻率較高時(shí)的功耗比較大。二、 單項(xiàng)選擇題（每小題1分，共10分）1. 在VHDL程序中，信號(hào)的高阻狀態(tài)用（）

3、表示。A. XB. ZC. D. H2. 一個(gè)邏輯函數(shù)可有多種表達(dá)形式，下面幾種形式中，（）一定是唯一的。A. 最小項(xiàng)表達(dá)式B. 最簡(jiǎn)或與式C. 最簡(jiǎn)與或式3. 8位二進(jìn)制補(bǔ)碼能夠表示的十進(jìn)制有符號(hào)數(shù)的范圍是（）A. 0255B. -128+127C. -255+255D. -127+1274. 根據(jù)對(duì)偶規(guī)則可寫(xiě)出F=A+(BC)¢+B(A¢+C)¢的對(duì)偶式為FD=（）。A. A¢+(BC+B¢(A+C¢)¢B. A¢+BC+B¢(A+C¢)C. A(B+C)¢(B+A¢C)

4、¢D. A¢(B¢+C¢)¢(B¢+AC¢)¢5. 根據(jù)反演規(guī)則可寫(xiě)出F=A+(BC)¢+B(A¢+C)¢的反函數(shù)為F¢=（）。A. A(B+C)¢(B+A¢C)¢B. A¢(B¢+C¢)¢(B¢+AC¢)¢C. A¢+BC+B¢(A+C¢)D. A¢+(BC+B¢(A+C¢)¢6. （）的功能是在地址選擇信

5、號(hào)的控制下，分時(shí)從多路輸入數(shù)據(jù)中選擇一路作為輸出。A. 數(shù)據(jù)分配器B. 數(shù)據(jù)選擇器C. 編碼器D. 譯碼器7. 下面列出的選項(xiàng)中，（）不是消除競(jìng)爭(zhēng)-冒險(xiǎn)的方法。A. 修改邏輯設(shè)計(jì)B. 接入濾波電容C. 引入選通脈沖D. 進(jìn)行時(shí)序仿真8. 設(shè)x是一個(gè)STD_LOGIC_VECTOR(7 DOWNTO 0)類(lèi)型的信號(hào)，則信號(hào)賦值語(yǔ)句x<=0 & x(7 DOWNTO 1)的作用是將x（）。A. 左移一位B. 右移一位C. 加1D. 減19. 一個(gè)具有n個(gè)變量的邏輯函數(shù)，有（）個(gè)最大項(xiàng)。A. nB. 2nC. 2nD. 3n10. 一個(gè)組合邏輯電路中一定不會(huì)含有的器件是（）。A. 編碼

6、器B. 觸發(fā)器C. 譯碼器D. 數(shù)據(jù)選擇器三、 判斷改錯(cuò)題（判斷下列命題正誤，若錯(cuò)誤，請(qǐng)改正過(guò)來(lái)，每小題2分，共20分）1. 組合邏輯電路任意時(shí)刻的輸出僅與當(dāng)前的輸入有關(guān)，而與電路前一時(shí)刻的輸出狀態(tài)無(wú)關(guān)。（）2. 含2個(gè)邏輯變量的邏輯函數(shù)F=A¢B¢+AB的值恒等于1。（）3. A1ÅA2Å ÅAn=1的條件是A1、A2 An中有奇數(shù)個(gè)”1”。 （）4. 在VHDL語(yǔ)言中，信號(hào)賦值語(yǔ)句即可以作為并行語(yǔ)句，也可以作為順序語(yǔ)句。（）5. 在VHDL程序中，PROCESS的說(shuō)明部分不能定義變量，ARCHITECTURE的說(shuō)明部分不能定義信號(hào)。（）6.

7、 可以將若干個(gè)TTL與非門(mén)的輸出直接連接在一起，實(shí)現(xiàn)線與的功能。（）7. 利用邏輯門(mén)實(shí)現(xiàn)某邏輯函數(shù)時(shí)，邏輯門(mén)的多余輸入端可以懸空。（）8. 在VHDL程序中，為了能夠讀取某輸出信號(hào)的狀態(tài)，應(yīng)將它設(shè)置為BUFFER模式。（）9. 在VHDL語(yǔ)法中，變量賦值是立即生效的，不允許出現(xiàn)附加延時(shí)。（）10. 一個(gè)邏輯門(mén)可以有兩個(gè)扇出系數(shù)，分別是輸出高電平時(shí)和輸出低電平時(shí)的扇出系數(shù)。（）四、 邏輯函數(shù)化簡(jiǎn)，寫(xiě)出步驟（3+5+614分）1. 化簡(jiǎn)邏輯函數(shù)F(A,B,C,D)=(ABCD)¢+( ABC)¢D+ (AB)¢CD+ (AB)¢CD¢+A¢

8、;BCD¢+ABC¢D+ ABCD¢+A(BCD)¢+AB¢CD¢2. 寫(xiě)出下列真值表所表示的邏輯函數(shù)式，并用卡諾圖化簡(jiǎn)法化簡(jiǎn)為最簡(jiǎn)與或式ABCDF000010001100101001110100001011011000111110001100111010110111110001101111100111113. 某邏輯電路的輸入ABCD是8421BCD碼，當(dāng)輸入的數(shù)可以被3整除時(shí)，電路輸出F為1，否則為0，試寫(xiě)出該邏輯函數(shù)的最簡(jiǎn)與或式，寫(xiě)出分析及化簡(jiǎn)過(guò)程。五、 按要求完成下列各題，并寫(xiě)出分析步驟（8+816分）1. （8分）寫(xiě)出下圖的

9、邏輯表達(dá)式，并分析是否存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象若存在，采用修改表達(dá)式的方式消除競(jìng)爭(zhēng)-冒險(xiǎn)，寫(xiě)出修改后的表達(dá)式。2. （8分）利用4位加器器74283設(shè)計(jì)一個(gè)電路，將8位原碼輸入的二進(jìn)制數(shù)A7A6¼¼A0(A7為符號(hào)位)轉(zhuǎn)換成補(bǔ)碼形式輸出。六、 設(shè)計(jì)題：根據(jù)要求設(shè)計(jì)電路，寫(xiě)出設(shè)計(jì)步驟（7+8+10=25分）1. （7分）用VHDL描述一個(gè)4線-2線優(yōu)先編碼器，寫(xiě)出VHDL源程序。其中，4個(gè)輸入信號(hào)A0A3為高有效，A3優(yōu)先級(jí)最高，之后依次降低；編碼輸出Y1Y0為原碼形式；EO為輸出標(biāo)志，EO=1，表示編碼輸出有效，當(dāng)輸入A0A3均無(wú)效時(shí)，EO=0。2. （8分）使用3線-8線譯碼器74HC138和與非門(mén)實(shí)現(xiàn)1位二進(jìn)制數(shù)全減器，設(shè)X、Y分別為被減數(shù)和減數(shù)