電子技術(shù)基礎(chǔ)課件1第7章

1、 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 中等職業(yè)學(xué)校機電類規(guī)劃教材 教學(xué)演示課件 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 門電路是組成數(shù)字電路的最基本單門電路是組成數(shù)字電路的最基本單元。本章講述數(shù)字電路的基本邏輯元。本章講述數(shù)字電路的基本邏輯單元單元集成門電路。將重點介紹集成門電路。將重點介紹組合邏輯電路的特點及組合邏輯電組合邏輯電路的特點及組合邏輯電路的分析方法和設(shè)計方法。介紹常路的分析方法和設(shè)計方法。介紹常用的各種中規(guī)模集成組合邏輯電路用的各種中規(guī)模集成組合邏輯電路如編碼器、譯碼器、數(shù)

2、據(jù)選擇器和如編碼器、譯碼器、數(shù)據(jù)選擇器和分配器的工作原理和邏輯功能分配器的工作原理和邏輯功能。7.1集成門電路 7.3常用組合邏輯電路 7.2組合邏輯電路的分析設(shè)計 7. 4 實例綜合分析 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.1 7.1.1 分立元件門電路分立元件門電路 1 1. . 二極管與門二極管與門 二極管與門二極管與門（a a）二極管與門電路二極管與門電路 （b b）邏輯符號邏輯符號 當(dāng)輸入當(dāng)輸入A AB B0.3V0.3V時，時，輸出輸出Y Y1V1V；當(dāng)輸入當(dāng)輸入A A3V3V，B B0.3

3、V0.3V時時Y Y1V1V；當(dāng)；當(dāng)A A0.3V0.3V，B B3V3V時，時，Y Y1V1V，當(dāng)，當(dāng)A AB B3V3V時，輸出時，輸出Y Y3.73.7V V，見表，見表7.17.1 電路的邏輯電平電路的邏輯電平 A/VA/VY/V003303030.70.70.73.7 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 電路的真值表電路的真值表可以發(fā)現(xiàn)，當(dāng)可以發(fā)現(xiàn)，當(dāng)輸輸A A、B B中有中有0 0時，輸出時，輸出Y Y為為0 0。只。只有有A A1 1，B B1 1時，時，Y Y才會為才會為1 1，符合與邏輯關(guān)系，符合與邏輯關(guān)系，其邏輯表達其

4、邏輯表達式為式為Y YABAB7.1集成門電路集成門電路 7.1.1 7.1.1 分立元件門電路分立元件門電路 電路的真值表電路的真值表 ABY001101010001小結(jié)：二極管與門電路小結(jié)：二極管與門電路只有當(dāng)只有當(dāng)A A、B B均輸入高電均輸入高電平時，輸出方為高電平，平時，輸出方為高電平，在其他情況下均為低電在其他情況下均為低電平。平。 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.1 7.1.1 分立元件門電路分立元件門電路 2 2 二極管或門二極管或門最簡單的或門電路如圖所示，它也是最簡單的或門電路如

5、圖所示，它也是由二極管和電阻組成的。由二極管和電阻組成的。設(shè)輸入的高設(shè)輸入的高電平電平U UIHIH3V3V、低電平為、低電平為U UILIL0V0V 二極管或門二極管或門二極管或門電路二極管或門電路 邏輯符號邏輯符號 當(dāng)輸入的高、低電平分別為當(dāng)輸入的高、低電平分別為U UIHIH3V3V、U UILIL0V0V，只要，只要A A、B B當(dāng)中有一當(dāng)中有一個是高電平輸出個是高電平輸出Y Y2.3V2.3V。只有當(dāng)。只有當(dāng)A A、B B同時為低電平時，輸出同時為低電平時，輸出Y Y0V0V，見，見表表A/VB/VY/V0033030302.32.32.3 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯

6、電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.1 7.1.1 分立元件門電路分立元件門電路 電路的真值表電路的真值表ABY001101010111從從電路的真值表電路的真值表可以發(fā)現(xiàn)，當(dāng)輸可以發(fā)現(xiàn)，當(dāng)輸A A、B B中有中有1 1時，輸出時，輸出Y Y為為1 1。只有。只有A AB B0 0時，時，Y Y才會為才會為0 0，符合或邏輯關(guān)系，符合或邏輯關(guān)系，其邏輯表達式為其邏輯表達式為Y YA AB B注意：二極管或門同樣存在注意：二極管或門同樣存在著輸出電平偏移的問題，所著輸出電平偏移的問題，所以這種電路結(jié)構(gòu)也只用于集以這種電路結(jié)構(gòu)也只用于集成電路內(nèi)部的

7、邏輯單元成電路內(nèi)部的邏輯單元 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.1 7.1.1 分立元件門電路分立元件門電路 3 3三極管非門三極管非門三極管非門三極管非門（a a）三極管非門電路三極管非門電路（b b）邏輯符號邏輯符號 圖所示為三極管開關(guān)電路，當(dāng)輸入圖所示為三極管開關(guān)電路，當(dāng)輸入為高電平時，三極管飽和導(dǎo)通，輸為高電平時，三極管飽和導(dǎo)通，輸出出Y Y為低電平，而輸入為低平時，為低電平，而輸入為低平時，輸出三極管截止輸出為高電平，因輸出三極管截止輸出為高電平，因此，輸出與輸入的電平之間是反相此，輸出與輸

8、入的電平之間是反相關(guān)系，它實際上就是一個非門（亦關(guān)系，它實際上就是一個非門（亦稱反相器）圖稱反相器）圖（b b）為非門的邏輯為非門的邏輯符號，非門的輸出邏輯表達式為符號，非門的輸出邏輯表達式為 AY 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 1 1TTLTTL集成邏輯門集成邏輯門 （1 1）與非門）與非門 TTLTTL與非門與非門（a a）電路原理）電路原理 （b b）邏輯符號邏輯符號結(jié)構(gòu)及邏輯功能結(jié)構(gòu)及邏輯功能 如圖（如圖（a a）所示為所示為TTL

9、TTL與非門的工作原理圖，與非門的工作原理圖，電路由輸入級、中間級合輸出電路由輸入級、中間級合輸出級等部分組成，圖（級等部分組成，圖（b b）為其邏）為其邏輯符號輯符號 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 常用的集成與非門常用的集成與非門 TTLTTL與非門管腳排列圖與非門管腳排列圖 （a a）四四2 2輸入端與非門輸入端與非門 （b b）三輸入端與非門三輸入端與非門如圖（如圖（a a）所示為）所示為74LS0074LS00（T4000T4000

10、）四）四2 2輸入與非輸入與非門管腳排列圖。（門管腳排列圖。（b b）所）所示為示為74LS1074LS10三三3 3輸入與非輸入與非門門的管腳排列圖，其邏的管腳排列圖，其邏輯表達式分別為輯表達式分別為BAYCBAY 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 (2(2）與門與門 如圖所示為三如圖所示為三3 3輸入輸入與門的管腳排列圖與門的管腳排列圖 其邏輯表達式為其邏輯表達式為CBAY（3 3）非門圖所示為六反相器（非門）的管腳排列圖。非門圖所示為六反

11、相器（非門）的管腳排列圖。其邏輯表達式為其邏輯表達式為（4 4）或非門圖或非門圖7.97.9所示為四所示為四2 2輸入或非門的管腳排列圖。輸入或非門的管腳排列圖。其邏輯表達式為其邏輯表達式為AY BAY 與非門與非門 或非門或非門 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 2 2其他類型其他類型TTLTTL邏輯門邏輯門 我們把集電極開路的與非門稱為我們把集電極開路的與非門稱為OCOC門。如圖（門。如圖（a a）為）為OCOC門的管腳排列門的管腳排列圖，

12、（圖，（b b）為邏輯符號）為邏輯符號 OC OC門門（a a）邏輯圖）邏輯圖 （b b）管腳符號）管腳符號 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 （2 2） 三態(tài)輸出門（三態(tài)輸出門（TSLTSL門）門） 具有三種輸出狀態(tài)高電具有三種輸出狀態(tài)高電平、低電平、高電阻狀態(tài)平、低電平、高電阻狀態(tài)的門電路，稱為三態(tài)門電的門電路，稱為三態(tài)門電路。如圖所示三態(tài)門的邏路。如圖所示三態(tài)門的邏輯符號，是在普通門電路輯符號，是在普通門電路的基礎(chǔ)上，多了一個控制的基礎(chǔ)上

13、，多了一個控制端端ENEN或，或，ENEN或稱使能端或稱使能端 三態(tài)門的邏輯符號三態(tài)門的邏輯符號（a a） 0 0有效有效 （b b）ENEN1 1有效有效EN 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 7.1.2 TTL7.1.2 TTL集成邏輯門電路集成邏輯門電路 3 3TTLTTL門電路使用注意事項門電路使用注意事項 （1 1）TTLTTL集成電路引腳排列方法集成電路引腳排列方法 （2 2）多余或暫時不用的輸入端的處理）多余或暫時不用的輸入端的處理 （3 3） 輸出端的處理輸出端的處理 （4 4） 其他注意事項

14、其他注意事項 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 * *7.1.3 CMOS7.1.3 CMOS集成門電路集成門電路 1.CMOS1.CMOS反相器反相器 COMSCOMS反相器反相器 電路組成如圖所示。是電路組成如圖所示。是MOSMOS門電路門電路的基本單元。的基本單元。當(dāng)輸入端當(dāng)輸入端A A為高電平為高電平1 1時，輸出時，輸出Y Y為為低電平低電平0 0；反之，當(dāng)輸入；反之，當(dāng)輸入A A為低電平為低電平0 0時，輸出時，輸出Y Y為高電平。其邏輯表達為高電平。其邏輯表達式為：式為： AY 電子技術(shù)基礎(chǔ)電子

15、技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 * *7.1.3 CMOS7.1.3 CMOS集成門電路集成門電路 2. CMOS2. CMOS與非與非門門常用的常用的CMOSCMOS與非門如與非門如CC4011CC4011等，圖為等，圖為CC4011CC4011與非門引腳圖與非門引腳圖 CC4011CC4011引腳引腳 3. CMOS3. CMOS或非或非門門常用的常用的CMOSCMOS或非門如或非門如CC4001CC4001等，圖為等，圖為CC4001CC4001或非門引腳圖或非門引腳圖。 CC4001CC4001引腳引腳 電子技術(shù)基

16、礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.1集成門電路集成門電路 * *7.1.3 CMOS7.1.3 CMOS集成門電路集成門電路 4. CMOS4. CMOS數(shù)字集成電路的特點數(shù)字集成電路的特點 （1 1）靜態(tài)功耗低）靜態(tài)功耗低（2 2）工作電源電壓范圍寬）工作電源電壓范圍寬（3 3）邏輯擺幅大）邏輯擺幅大（4 4）噪聲容限大）噪聲容限大（5 5）輸入阻抗高）輸入阻抗高（）扇出系數(shù)大）扇出系數(shù)大5. CMOS5. CMOS門電路門電路使用注意事項使用注意事項 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRES

17、S 7.2 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計 7.2.1 7.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 1.1.組合邏輯電路分析的一般步驟組合邏輯電路分析的一般步驟 （1 1） 根據(jù)所給定的組合邏輯電路圖，寫出邏輯函數(shù)表根據(jù)所給定的組合邏輯電路圖，寫出邏輯函數(shù)表達式；達式；（2 2） 將表達式化簡，以得到最簡表達式；將表達式化簡，以得到最簡表達式；（3 3） 由表達式列由表達式列真值表；真值表；（4 4） 根據(jù)真值表來確定電路的邏輯功能，根據(jù)真值表來確定電路的邏輯功能，用簡練語言用簡練語言說明其功能。說明其功能。 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 PO

18、STS & TELECOM PRESS 7.2 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計 7.2.1 7.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 2.2.組合電路分析舉例組合電路分析舉例 【例】已知邏輯電路如圖所示，試分析其邏【例】已知邏輯電路如圖所示，試分析其邏輯功能輯功能 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.2 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計 7.2.1 7.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 7.2.1 7.2.1 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計 組合邏輯電路的設(shè)計

19、步驟：組合邏輯電路的設(shè)計步驟： （1 1） 分析實際問題，根據(jù)要求確定輸入、輸出變量，分析它們之間分析實際問題，根據(jù)要求確定輸入、輸出變量，分析它們之間的關(guān)系，將實際問題轉(zhuǎn)化為邏輯問題，確定邏輯變量并賦值。確定什的關(guān)系，將實際問題轉(zhuǎn)化為邏輯問題，確定邏輯變量并賦值。確定什么情況下為么情況下為1 1，什么情況下是邏輯，什么情況下是邏輯0 0，建立正確的邏輯關(guān)系。，建立正確的邏輯關(guān)系。（2 2） 列真值表。根據(jù)邏輯功能的描述列真值表。列真值表。根據(jù)邏輯功能的描述列真值表。（3 3） 由真值表寫出邏輯表達式（寫出函數(shù)最小項之和的標(biāo)準(zhǔn)式）并由真值表寫出邏輯表達式（寫出函數(shù)最小項之和的標(biāo)準(zhǔn)式）并化簡?；?/p>

20、簡。（4 4） 根據(jù)最簡邏輯表達式，畫出相應(yīng)的邏輯圖。根據(jù)最簡邏輯表達式，畫出相應(yīng)的邏輯圖。 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.2 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計 7.2.1 7.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 2.2.組合電路的設(shè)計舉例組合電路的設(shè)計舉例【例】設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。每一組信【例】設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。每一組信號燈由紅、黃、綠三盞燈組成，如圖號燈由紅、黃、綠三盞燈組成，如圖7.317.31所示。正常工作情況下，所示。正常工作情況下，任何時

21、刻必有一盞燈點亮，而且只允許有一盞燈點亮。而當(dāng)出現(xiàn)任何時刻必有一盞燈點亮，而且只允許有一盞燈點亮。而當(dāng)出現(xiàn)其他五種點亮狀態(tài)時，電路發(fā)生故障，這時要求發(fā)出故障信號，其他五種點亮狀態(tài)時，電路發(fā)生故障，這時要求發(fā)出故障信號，以提醒維護人員前去修理。以提醒維護人員前去修理。 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 1 1二進制編碼器二進制編碼器 將各種有特定意義的輸入信息編成二進制代碼的電路稱為將各種有特定意義的輸入信息編成二進制代碼的電路稱為二進制編碼器二進制編碼器 3 3位

22、二進制編碼器為例，分析編碼器的工作原理。位二進制編碼器為例，分析編碼器的工作原理。3位二進制編碼器示意圖位二進制編碼器示意圖 I I0 0、I I1 1、I I7 7表示表示8 8路輸入，分別代表十進路輸入，分別代表十進制數(shù)制數(shù)0 0、1 1、2 2、7 7八個數(shù)字。編碼器的輸八個數(shù)字。編碼器的輸出是出是3 3位二進制代碼，用位二進制代碼，用Y Y0 0、Y Y1 1、Y Y2 2表示。表示。編碼器在任何時刻只能對編碼器在任何時刻只能對0 0、1 1、2 2、7 7中的一個輸入信號進行編號，不允許同時中的一個輸入信號進行編號，不允許同時輸入兩個輸入兩個1 1。由此得出編碼器的真值表。由此得出編

23、碼器的真值表 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 3 3位二進制編碼器真值表位二進制編碼器真值表 十進制輸入變量輸出I7 I6 I5 I4 I3 I2 I1 I0Y2 Y1 Y0000000001000100000010001200000100010300001000011400010000100500100000101601000000110710000000111 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3

24、常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 從真值表可以寫出邏輯函數(shù)表達式從真值表可以寫出邏輯函數(shù)表達式 76542IIIIY76321IIIIY75310IIIIY根據(jù)邏輯表達式可畫出由根據(jù)邏輯表達式可畫出由3 3個個或門組成的或門組成的3 3位二進制編碼器位二進制編碼器 3 3位二進制編碼器邏輯圖位二進制編碼器邏輯圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 2 2二二十進制編碼器十進制編碼器 將將0 09 9十個十進制數(shù)編成二進制代碼的電路，

25、十個十進制數(shù)編成二進制代碼的電路，叫做二叫做二十進制編碼器，十進制編碼器，也稱為也稱為1010線線4 4線編碼器線編碼器 I I0 0、I I1 1、I I2 2、I I9 9表示表示1010路輸入，路輸入， Y Y0 0、Y Y1 1、Y Y2 2、Y Y3 3作為作為4 4條輸出線條輸出線 3 3優(yōu)先編碼器優(yōu)先編碼器 允許同時輸入兩個或兩個以上輸入信號，電路將對優(yōu)先級別高的輸允許同時輸入兩個或兩個以上輸入信號，電路將對優(yōu)先級別高的輸入信號編碼，入信號編碼，這樣的電路稱為優(yōu)先編碼器。這樣的電路稱為優(yōu)先編碼器。 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM P

26、RESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 如圖所示，如圖所示，8 8線線3 3線線74LS14874LS148優(yōu)先編碼器的優(yōu)先編碼器的引腳排列圖引腳排列圖 74LS14874LS148優(yōu)先編碼器優(yōu)先編碼器 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 圖中圖中 為輸入端，為輸入端， 的優(yōu)先權(quán)最高，其余輸入優(yōu)先級依次的優(yōu)先權(quán)最高，其余輸入優(yōu)先級依次 為。為。 、 、 輸出端，在輸出端，在 電路正常工作狀電路正常工作狀態(tài)下，輸入低電平態(tài)下

27、，輸入低電平0有效，即有效，即0 0表示有信號，表示有信號，1 1表示無信號，輸出均表示無信號，輸出均為反碼為反碼。當(dāng)當(dāng) 0 0時，無論其他輸入端有無輸入信號（表中以時，無論其他輸入端有無輸入信號（表中以表表示），輸出端只對示），輸出端只對 編碼，輸出為編碼，輸出為7 7的的8421BCD8421BCD碼的反碼，即碼的反碼，即 000000。當(dāng)。當(dāng) 1 1、 0 0時，無論其余輸入端有無輸入信號，只時，無論其余輸入端有無輸入信號，只對對 編碼，輸出為編碼，輸出為 00001 1 0I7I7I6I5I4I0Y1Y3I2I1I2Y0ST7I7I012YYY7I6I6I012YYY 電子技術(shù)基礎(chǔ)電子

28、技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.17.3.1編碼器編碼器 ST0I1I2I3I4I5I6I7I2Y1Y0YSYSY輸入輸出 1000000000 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 10 11 01 01 01 01 01 01 01 074LS14874LS148集

29、成電路真值表集成電路真值表 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 1.1.二進制譯碼器二進制譯碼器 將將n n位二進制數(shù)譯成位二進制數(shù)譯成M M個輸出狀態(tài)的電路個輸出狀態(tài)的電路稱為二進制譯碼器稱為二進制譯碼器。 74LS13874LS138的邏輯圖及外引腳排列如圖所示的邏輯圖及外引腳排列如圖所示 a a）邏輯電路圖）邏輯電路圖 （b b）引腳排列圖引腳排列圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯

30、電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 圖中圖中A A0 0、A A1 1、A A2 2 為輸入線，輸入為二進制原碼，即十進制數(shù)為輸入線，輸入為二進制原碼，即十進制數(shù)“0”0”的編碼為的編碼為“000”000”，“1”1”的編碼為的編碼為“001”001”； 為為8 8條條輸出線，輸出低電平有效。輸出線，輸出低電平有效。 0Y7Y74LS13874LS138集成電路處于工作狀態(tài)時各輸出端的邏輯表達式集成電路處于工作狀態(tài)時各輸出端的邏輯表達式 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY 0127AA

31、AY 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 BSTCST0Y1Y2Y3Y4Y5Y6Y7Y輸入輸出STA A2、A1、A0 1 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 11 00 0 00 1 1 1 1 1 1 11 00 0 11 0 1 1 1 1 1 11 00 1 01 1 0 1 1 1 1 11 00 1 11 1 1 0 1 1 1 11 01 0 01 1 1 1 0 1 1 11 01 0 11 1 1 1 1 0 1 11 0

32、1 1 01 1 1 1 1 1 0 11 01 1 11 1 1 1 1 1 1 074LS13874LS138集成譯碼器的真值表集成譯碼器的真值表 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 2. 2. 二二十進制譯碼器十進制譯碼器 將將4 4位位BCDBCD碼碼翻譯成對應(yīng)的翻譯成對應(yīng)的1010個十進制輸出個十進制輸出信號的電路信號的電路稱為稱為二十進制譯碼器二十進制譯碼器。由于它有。由于它有4 4輸入端，輸入端，1010個輸出個輸出端，又稱為端，又稱為4 4線線101

33、0線譯碼器線譯碼器。 74LS4274LS42譯碼器的邏輯電路圖和集成電路引腳排列圖如圖所示譯碼器的邏輯電路圖和集成電路引腳排列圖如圖所示 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 74LS4274LS42譯碼器譯碼器（a a）邏輯電路圖）邏輯電路圖 （b b）引腳排列圖）引腳排列圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 圖中有圖中有4 4條輸入

34、線條輸入線A AO O、A A1 1、A A2 2、A A3 3；有；有1010條輸出線條輸出線 ，分別對應(yīng)，分別對應(yīng)于十進制的于十進制的1010個數(shù)碼，輸出低電平有效。個數(shù)碼，輸出低電平有效。0Y9Y根據(jù)邏輯電路圖可寫出根據(jù)邏輯電路圖可寫出74LS4274LS42譯碼器各輸出端的邏輯表達式譯碼器各輸出端的邏輯表達式 01230AAAAY 01231AAAAY 01232AAAAY 01233AAAAY 01234AAAAY 01235AAAAY 01236AAAAY 01237AAAAY 01238AAAAY 01239AAAAY 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS

35、& TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y偽碼輸入輸出A3 A2 A1 A0 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1

36、 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 174LS4274LS42集成譯碼器真值表集成譯碼器真值表 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯

37、電路 7.3.27.3.2譯碼器譯碼器 3. 3. 顯示譯碼器顯示譯碼器 （1 1）七段半導(dǎo)體數(shù)碼顯示器）七段半導(dǎo)體數(shù)碼顯示器 七段顯示數(shù)字圖形七段顯示數(shù)字圖形 如圖所示為由如圖所示為由7 7個發(fā)光二極管排列成的數(shù)碼顯示器的示意圖。發(fā)光個發(fā)光二極管排列成的數(shù)碼顯示器的示意圖。發(fā)光二極管分別用二極管分別用a a、b b、c c、d d、e e、f f、g g這這7 7個字母代表，按一定的形個字母代表，按一定的形式排列成式排列成“日日”字形。通過字段的不同組合，可顯字形。通過字段的不同組合，可顯0 09 9十個數(shù)字十個數(shù)字 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELEC

38、OM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法（a a）共陽接法）共陽接法 （b b）共陰接法）共陰接法七個發(fā)光段有兩個種接法：共陽極接法如圖七個發(fā)光段有兩個種接法：共陽極接法如圖（a a）所示，共陰極接法如所示，共陰極接法如圖圖（b b）所示，圖中的所示，圖中的R為限流電阻。在前一種接法中，譯碼器輸出低為限流電阻。在前一種接法中，譯碼器輸出低電平來驅(qū)動顯示段發(fā)光，而在后一種接法中，譯碼器需要輸出高電平電平來驅(qū)動顯示段發(fā)光，而在后一種接法中，譯碼器需要輸出高電平來驅(qū)動各顯示段發(fā)光來驅(qū)動各顯示段發(fā)光

39、 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 （2 2）集成顯示譯碼器）集成顯示譯碼器 CT74LS247CT74LS247的管腳排列圖和邏輯功能示意圖如圖所示的管腳排列圖和邏輯功能示意圖如圖所示 （a a）管腳圖）管腳圖 （b b）邏輯功能示意圖）邏輯功能示意圖 圖中圖中A A3 3A A0 0是是8421BCD8421BCD碼輸入端，輸入原碼碼輸入端，輸入原碼 為輸出端，低電平有為輸出端，低電平有效。另外，還有三個控制端，其功能表如表所示效。另外，還有三個控制端，其功能

40、表如表所示ag 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.27.3.2譯碼器譯碼器 LTRBIRBO/ BIab cdefgA3 A2 A1 A0 說明010100 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 11 1 1 1 1 1 1試燈熄滅滅01111111111111111111110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 11 0 0 1 1 1

41、10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 1 1 0 0顯示0123456789CT74LS247CT74LS247功能表功能表 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 1 1. .數(shù)據(jù)選擇器數(shù)據(jù)選擇器 根據(jù)根據(jù)n n個選擇變量的不同代碼組合，從個選擇變量的不同代碼組合，從2 2n n個

42、輸入信號中選擇其個輸入信號中選擇其一個送到輸出的電路，一個送到輸出的電路，稱為數(shù)據(jù)選擇器稱為數(shù)據(jù)選擇器 數(shù)據(jù)選擇器功能示意圖數(shù)據(jù)選擇器功能示意圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 （1 1）4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 圖所示為雙圖所示為雙4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15374LS153的管腳排列圖和邏輯功能示意圖的管腳排列圖和邏輯功能示意圖 CTLS153 CTLS153的管腳圖和邏輯功能示意圖的管腳圖和邏

43、輯功能示意圖（a a）管腳圖）管腳圖 （b b）邏輯功能示意圖邏輯功能示意圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 它內(nèi)部包含兩個它內(nèi)部包含兩個4 4選選1 1數(shù)據(jù)選擇器，兩組輸入共用一組地址控制端數(shù)據(jù)選擇器，兩組輸入共用一組地址控制端A A1 1、A A0 0。其功能表如表所示。其功能表如表所示。ST輸入輸出A1 A0D3 D2 D1 D0Y100000000 0 00 00 10 11 01 01 11 1 0 1 0 1 0 1

44、0 1 001010101 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 由表真值表可知由表真值表可知 當(dāng)當(dāng) 1 1時，輸出時，輸出Y Y0 0，數(shù)據(jù)選擇器不工作，數(shù)據(jù)選擇器不工作 當(dāng)當(dāng) 0 0時，數(shù)據(jù)選擇器工作，選擇時，數(shù)據(jù)選擇器工作，選擇D D3 3D D0 0四個輸入四個輸入中的一個，其輸出表達式為中的一個，其輸出表達式為 STST301201101001DAADAADAADAAY（2 2）8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 圖所示為圖

45、所示為8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151CT74LS151的管腳排列圖和邏輯功能示意圖的管腳排列圖和邏輯功能示意圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151CT74LS151（a a）管腳圖）管腳圖 （b b）邏輯功能示意圖）邏輯功能示意圖圖中圖中D D0 0D D7 7為數(shù)據(jù)輸入端；為數(shù)據(jù)輸入端；A A2 2、A A1 1、A A0 0為地址信號輸入端；為地址信號

46、輸入端；Y Y和和 為為互補輸出端；互補輸出端； 為使能端，低電平有效為使能端，低電平有效 YST 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151CT74LS151的真值表的真值表 ST輸入輸出A2 A1 A0Y 100000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 D0 D1 D2 D3 D4 D5 D6 D7 數(shù)據(jù)選擇器工作時的輸出邏輯函

47、數(shù)表達式數(shù)據(jù)選擇器工作時的輸出邏輯函數(shù)表達式 501240123012201210120012DAAADAAADAAADAAADAAADAAAY70126012DAAADAAA 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 2 2數(shù)據(jù)分配器數(shù)據(jù)分配器 根據(jù)地址信號的要求將公共數(shù)據(jù)總線上的一路數(shù)據(jù)分配到指定輸出通根據(jù)地址信號的要求將公共數(shù)據(jù)總線上的一路數(shù)據(jù)分配到指定輸出通道上去的電路，道上去的電路，稱為數(shù)據(jù)分配器稱為數(shù)據(jù)分配器 圖所示為由圖所示為由3 3線線8 8線譯碼器線譯碼器CT74LS138CT74LS1

48、38構(gòu)成的構(gòu)成的8 8路數(shù)據(jù)分配器路數(shù)據(jù)分配器 3 38 8線譯碼器構(gòu)成的數(shù)據(jù)分配器線譯碼器構(gòu)成的數(shù)據(jù)分配器 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7.3常用組合邏輯電路常用組合邏輯電路 圖中圖中A A2 2A A0 0為地址信號輸入端，為地址信號輸入端， 為數(shù)據(jù)輸出端，可從為數(shù)據(jù)輸出端，可從使能端使能端STSTA A、 、 中選擇一個作為數(shù)據(jù)輸入端中選擇一個作為數(shù)據(jù)輸入端D D。如。如 或或 作為數(shù)據(jù)輸入端作為數(shù)據(jù)輸入端D D時，輸出原碼。時，輸出原碼。 0Y7YBSTcSTBSTcST 7.3.37.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7. 4 實例綜合分析實例綜合分析智力競賽搶答器智力競賽搶答器 7.4.1 7.4.1 電路構(gòu)成電路構(gòu)成 智力搶答器電原理圖智力搶答器電原理圖 電子技術(shù)基礎(chǔ)電子技術(shù)基礎(chǔ) 第7章 組合邏輯電路 POSTS & TELECOM PRESS 7. 4 實例綜合分析實例綜合分析智力競賽搶答器智力競賽搶答器 7.4.1 7.4.1 電路構(gòu)成電路構(gòu)成