模擬集成電路課程設(shè)計(jì)

1、第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) D/A轉(zhuǎn)換的信號(hào)處理過(guò)程 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) （1）采樣和保持）采樣和保持 采樣：把在時(shí)間上是連續(xù)的輸入模擬信號(hào)ui轉(zhuǎn)換成在時(shí)間上是斷續(xù)的信號(hào)，輸出脈沖波的包絡(luò)仍反映輸入信號(hào)幅度的大小。 取樣定理，采樣信號(hào)的頻率fs和輸入模擬信號(hào)的最高頻率fimax之間必須滿足下述條件:fs2fimax 因?yàn)槊看伟讶与妷恨D(zhuǎn)換為相應(yīng)的數(shù)字量都需要一定的時(shí)間，所以在每次取樣以后，必須把取樣電壓保持一段時(shí)間。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) （2）量化和編碼）量化和編碼 在用數(shù)字量表示取樣電壓時(shí)，也必

2、須把它化成這個(gè)最小數(shù)量單位的整倍數(shù)，這個(gè)轉(zhuǎn)化過(guò)程就叫做量化。所規(guī)定的最小數(shù)量單位叫做量化單位，用S表示。 編碼是把量化的數(shù)值用二進(jìn)制代碼表示。把編碼后的二進(jìn)制代碼輸出就得到A/D轉(zhuǎn)換的輸出信號(hào)，對(duì)同一正弦波，若S越小，誤差將越小，編碼時(shí)所需二進(jìn)制代碼的位數(shù)就越多，對(duì)器件要求也越高。 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 36給出一個(gè)A/D變換的原理框圖， 在這個(gè)框圖中， 量化器就是一系列加不同參考電平的電壓比較器， 當(dāng)輸入電壓 高于該比較器的參考電平Uref時(shí)， 比較器輸出的數(shù)字量為“1”； 低于參考電平Uref時(shí)， 輸出為“0”。 圖 6 - 37 給出一個(gè)3位

3、A/D轉(zhuǎn)換器的轉(zhuǎn)換特性。iU第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 36 A/D轉(zhuǎn)換器的原理框圖 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 37 3位A/D轉(zhuǎn)換器的轉(zhuǎn)換特性0000010100111001011101110FS歸一化模擬輸入1LSB轉(zhuǎn)換理想FS81FS83FS85FS87輸出數(shù)字碼FS41FS21FS4381418321854387理想量化模擬輸入理想轉(zhuǎn)換特性標(biāo)稱量化值( LSB)21第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 2. A/D轉(zhuǎn)換器的主要指標(biāo) (1) 分辨率， 即“位數(shù)”(bit數(shù)A/D數(shù)字化的字長(zhǎng)

4、)。 這是一個(gè)表達(dá)精度的指標(biāo)。 如果A/D轉(zhuǎn)換器的滿刻度輸入為UFSR， 位數(shù)為N， 則12221222QeQNFSBQUULSBUU量化電平 量化誤差 量化噪聲方差 (6 - 48a) (6 -48b) (6 - 48c) 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 在AD轉(zhuǎn)換過(guò)程中，量化會(huì)產(chǎn)生失真，而采樣和編碼都不會(huì)產(chǎn)生失真，量化誤差所造成的失真被認(rèn)為是主要的噪聲源。模擬輸入u可以限制在滿量程輸入范圍(FS)。量化器的步長(zhǎng)尺寸由VLSB= FS /2N給定?？梢钥吹搅炕鞯墓ぷ魇欠蔷€性的，其噪聲行為在某種程度上依賴于輸入信號(hào)。在特殊環(huán)境下，如果ADC的輸入信號(hào)是隨機(jī)的，量化步長(zhǎng)

5、充分的小一量化噪聲可以假定為“加性白噪聲”。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 分析指出， 分辨率每提高一位， 量化信噪比將提高 6.02 dB。 (2) 采樣率， 即最高時(shí)鐘頻率， 這是一個(gè)表達(dá)A/D轉(zhuǎn)換器轉(zhuǎn)換速度的指標(biāo)。 (3) 其它靜態(tài)特性指標(biāo)還有失調(diào)誤差、 增益誤差、 非線性誤差(積分非線性、 微分非線性)等， 其意義與D/A轉(zhuǎn)換器的靜態(tài)誤差相同。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 6.4.2 A/D轉(zhuǎn)換器的分類及應(yīng)用 A/D轉(zhuǎn)換器的類型很多， 有高速并行Flash A/D， 有速度與精度折中較好的流水線A/D， 有分辨率很高的適合語(yǔ)音處理的-

6、A/D， 有適用于數(shù)字電壓表的雙斜率積分式A/D， 也有適用范圍很廣的逐次比較式A/D等等， 如圖 6 - 38 所示。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 6.4.3 A/D轉(zhuǎn)換器電路舉例 1. 逐次比較型A/D轉(zhuǎn)換器 逐次比較型A/D轉(zhuǎn)換器是一種低成本， 分辨率和速度都比較好的A/D轉(zhuǎn)換器， 因此應(yīng)用十分廣泛。 例如用CMOS工藝實(shí)現(xiàn)的 12 bit、 3 s AD7672就是較好的逐次比較型A/D 轉(zhuǎn)換器。 該A/D轉(zhuǎn)換器的原理框圖如圖 6 - 40 所示。 其工作過(guò)程介紹如下。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模

7、擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 40 逐次比較型A/D轉(zhuǎn)換器 C逐 次 逼 近寄 存 器SAR高 分 辨 率 比 較器S/HUi模 擬 輸出控 制 與 定 時(shí)高 速 D/A轉(zhuǎn) 換 命 令轉(zhuǎn) 換 完 成 信 號(hào)數(shù) 字 輸出*iU第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 電路收到轉(zhuǎn)換命令后， 首先將逐次逼近寄存器置“0”(清零)。 當(dāng)?shù)谝粋€(gè)時(shí)鐘脈沖到來(lái)時(shí)， 邏輯控制電路先將逐次逼近寄存器最高位(Dn-1)置“1”， 其它位置“0”， 經(jīng)過(guò)D/A轉(zhuǎn)換器重新轉(zhuǎn)換為模擬電壓Uo(相當(dāng)于UFSR/2)， 然后將此電壓回送到比較器， 與輸入信號(hào)Ui比較。 若 UoUi 數(shù)字輸出最高位改為“0”

8、 (6 - 49)第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 第二個(gè)時(shí)鐘脈沖到來(lái)時(shí)， 邏輯控制電路將寄存器次高位置“1”， 并與最高位一起送到D/A轉(zhuǎn)換器， 將 其輸出電壓Uo 與Ui再次比較。 若 Uo Ui 數(shù)字輸出次高位改為“0” (6 - 50)第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 41 逐次比較、 逐次逼近A/D轉(zhuǎn)換過(guò)程 0123456789104080120160200mV128192160176168164162163163Ui數(shù)字輸出 10100011節(jié)拍脈沖數(shù)第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 2. 閃電式(Fla

9、sh)A/D轉(zhuǎn)換器 閃電式A/D轉(zhuǎn)換器是一種速度最高的A/D轉(zhuǎn)換器， 最高采樣率可達(dá)幾十兆、 幾百兆， 甚至GHz數(shù)量級(jí)。 閃電式A/D采用并行處理結(jié)構(gòu)， 例如一個(gè)3位Flash A/D的簡(jiǎn)圖如圖 6 - 42 所示。 第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 42 一種Flash A/D轉(zhuǎn)換器簡(jiǎn)圖 UrefR/2113Uref /141比較器R211Uref /141R39Uref /141R47Uref /141R55Uref /140R63Uref /140R7Uref /140R/2UiUi11異或門0120130141150160b1數(shù)字輸出0b21b31U

10、DD0耗盡型NMOS增強(qiáng)型NMOS第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 為了減少比較器數(shù)量， 可采用“子區(qū)式”A/D。 如圖 6 - 43 所示， 將A/D分成兩段： 高 4 位(粗量化)和低4位(精量化)， 這樣所需比較器數(shù)量?jī)H為 2(2N-1)=2(24-1)=16個(gè) 比255個(gè)要少得多， 不過(guò)增加了一個(gè)D/A和一個(gè)求和電路， 速度也要受點(diǎn)影響， 但總的來(lái)說(shuō)可以節(jié)省許多硅片面積。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 圖 6 - 43 “子區(qū)式” A/D轉(zhuǎn)換器 采 樣與 保 持模 擬 輸 入4 bit閃 電 式ADC4 bitD/Abit4bit3bit2

11、bit1(MSB)4 bit閃 電 式ADCbit7bit6bit5bit8(LSB)定 時(shí)采 樣 時(shí) 鐘疊 加放 大 器第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 流水線型模數(shù)轉(zhuǎn)換流水線型模數(shù)轉(zhuǎn)換 流水線ADC采用多個(gè)低分辨率的閃爍式子ADC對(duì)采樣信號(hào)進(jìn)行分級(jí)量化，然后將各級(jí)的量化結(jié)果進(jìn)行延遲對(duì)準(zhǔn)和數(shù)字校正后，產(chǎn)生一個(gè)高分辨率的數(shù)字輸出。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 工作原理工作原理 首先每一級(jí)的SAI電路對(duì)本級(jí)的輸入信號(hào)進(jìn)行采樣和保持，然后送到子AD進(jìn)行量化，產(chǎn)生“位數(shù)字量；接著”位數(shù)字量被送到DA轉(zhuǎn)換器，產(chǎn)生與之對(duì)應(yīng)的模擬電壓送到減法器，從保持的信號(hào)

12、中減掉該模擬電壓得到一個(gè)余量信號(hào)：將該余量信號(hào)放大2q后輸出，作為下一級(jí)的輸入信號(hào)。在k級(jí)流水線結(jié)構(gòu)中，這一過(guò)程要重復(fù)k一1次，第k級(jí)為標(biāo)準(zhǔn)的閃爍結(jié)構(gòu)。為了克服每級(jí)子AD內(nèi)部的失調(diào)和非線性，每級(jí)流水線輸出中都有冗余位，經(jīng)過(guò)校正后共同構(gòu)成最后的N位輸出。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 優(yōu)缺點(diǎn)優(yōu)缺點(diǎn) 優(yōu)點(diǎn)：每級(jí)子電路中都有SH電路，可以使流水線各級(jí)同時(shí)運(yùn)作，整個(gè)流水線電路的轉(zhuǎn)換速率取決于子電路的轉(zhuǎn)換速率，與流水線結(jié)構(gòu)的級(jí)數(shù)無(wú)關(guān)；每級(jí)子電路輸出都包含冗余位，結(jié)合數(shù)字校正技術(shù)來(lái)提高分辨率；與同分辨率的閃爍型AD轉(zhuǎn)換電路相比，它能大大降低電路規(guī)模與功耗。 缺點(diǎn)：需要復(fù)雜的基準(zhǔn)電路

13、與偏置結(jié)構(gòu)；輸入信號(hào)必須穿過(guò)數(shù)級(jí)電路，造成流水線延遲；各級(jí)輸出必須要嚴(yán)格同步；要求嚴(yán)格的兩相不交疊時(shí)鐘等。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 分辨率選擇分辨率選擇 最優(yōu)的每級(jí)分辨率由兩個(gè)因素決定：系統(tǒng)的轉(zhuǎn)換速率和分辨率 從轉(zhuǎn)換速率的角度看，希望每級(jí)分辨率最小。因?yàn)檫x擇最小的每級(jí)分辨率，能將級(jí)間增益最小化，有利于提高轉(zhuǎn)換速率，同時(shí)也使芯片的面積和功耗最小。 常見的選擇1.5位的每級(jí)分辨率 ，其中1位為有效分辨率，0.5位為冗余位，對(duì)應(yīng)的的級(jí)間增益僅為2。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 延遲對(duì)準(zhǔn)電路延遲對(duì)準(zhǔn)電路 由于流水線結(jié)構(gòu)ADC的級(jí)與級(jí)之間是交替工作

14、的(即前一級(jí)采樣時(shí)，后一級(jí)保持)，那么對(duì)一給定的模擬信號(hào)，其第一級(jí)輸出在12個(gè)時(shí)鐘周期內(nèi)產(chǎn)生，第二級(jí)輸出要在第一級(jí)輸出12個(gè)時(shí)鐘周期后才能產(chǎn)生，后面每級(jí)以次類推。這樣，每一級(jí)的輸出對(duì)應(yīng)不同的時(shí)鐘周期，造成各級(jí)輸出的不同步。為了將所有級(jí)輸出的數(shù)字結(jié)果都能在同一時(shí)間送到校正電路，必須采用延遲對(duì)準(zhǔn)電路。 可采用移位寄存器第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 過(guò)采樣過(guò)采樣ADC 名稱解釋：求和，差值 傳統(tǒng)Nyquist ADC：傳統(tǒng)的Nyquist模數(shù)轉(zhuǎn)換器采樣頻率fs一般是輸入信號(hào)頻寬的兩倍，此時(shí)定義Nyquist頻率fN=fs/2，符合Nyquist抽樣定理的表述。存在不需要的帶

15、外信號(hào)接近轉(zhuǎn)換器的帶寬，不想要的高頻分量會(huì)混疊入信號(hào)帶內(nèi)。因此必須在采樣系統(tǒng)之前要采用一個(gè)衰減較大的高階抗混疊濾波器。同時(shí)ADC必須有采樣保持電路，使ADC有足夠的時(shí)間將采樣幅值與內(nèi)部產(chǎn)生的參考電壓進(jìn)行比較。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) Nyquist速率ADC，其采樣與采樣之間是相互獨(dú)立的。而在過(guò)采樣藝ADC中，輸出的數(shù)據(jù)與前面的采樣是相關(guān)的。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 過(guò)采樣轉(zhuǎn)換理論過(guò)采樣轉(zhuǎn)換理論/2222/211212fsLSBLSBefsVVfs整個(gè)量化噪聲能量可以對(duì)整個(gè)整個(gè)量化噪聲能量可以對(duì)整個(gè)ADC工作的信號(hào)帶內(nèi)的功率譜密度積分

16、得到工作的信號(hào)帶內(nèi)的功率譜密度積分得到:一個(gè)簡(jiǎn)單的提高精度的方法是使用部分帶寬。通過(guò)一個(gè)簡(jiǎn)單的提高精度的方法是使用部分帶寬。通過(guò)ADC的采樣頻率遠(yuǎn)高于的采樣頻率遠(yuǎn)高于Nyquist速率來(lái)獲得，然后通過(guò)數(shù)字濾波得到想要的帶寬內(nèi)的信號(hào)，因此可以速率來(lái)獲得，然后通過(guò)數(shù)字濾波得到想要的帶寬內(nèi)的信號(hào)，因此可以減小整個(gè)量化器噪聲的能量。這個(gè)技術(shù)，即過(guò)采樣。減小整個(gè)量化器噪聲的能量。這個(gè)技術(shù)，即過(guò)采樣。第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 過(guò)采樣轉(zhuǎn)換理論過(guò)采樣轉(zhuǎn)換理論過(guò)采樣比(OSR):2sBfOSRf/2222/21BBfqqqfNdffsOSR帶內(nèi)噪聲功率由下式得到:最大的SNR(信噪比)，也稱輸出動(dòng)態(tài)范圍DR由下面給出:max6.021.76 10log()DRSNRdBNOSR這個(gè)表達(dá)式顯示OSR尺可以改進(jìn)SNR由上式過(guò)采樣頻率越大，噪聲對(duì)轉(zhuǎn)換系統(tǒng)的影響越小第六章第六章 模擬集成電路設(shè)計(jì)基礎(chǔ)模擬集成電路設(shè)計(jì)基礎(chǔ) 一階增量一階增量調(diào)制原理調(diào)制原理對(duì)于一個(gè)模擬信號(hào)，如果采樣速率很高，采樣間隔很小的情況下，那么相鄰采樣點(diǎn)之間的信號(hào)幅度一般不會(huì)變化太大，前一