簡單數(shù)字頻率計設計

1、實驗4：簡單數(shù)字頻率計設計 王倫耀Email: 實驗4：5位數(shù)字頻率計設計o實驗目的：（1）利用Verilog HDL行為描述的方法，設計一個簡單的數(shù)字頻率計。（2）進一步了解、使用仿真和綜合軟件。o實驗內(nèi)容和要求：一、電路框圖實驗4：5位數(shù)字頻率計設計二、電路功能描述二、電路功能描述信號描述：信號描述： 輸入信號： clk為1024Hz信號； sig_in為輸入待測信號； reset為清零信號，當reset=1時，電路清零，reset=0時，允許計數(shù)。 輸出信號： out_10K為counter輸出萬位BCD碼，位寬為4； out_1k為counter輸出的千位BCD碼，位寬為4。 out_

2、100為counter輸出的百位BCD碼，位寬為4； out_10為counter輸出的十位BCD碼，位寬為4。 out_1為counter輸出的個位BCD碼，位寬為4。 over_flow為計數(shù)溢出標志。當輸入頻率大于99999Hz時，over_flow=1,否則為0。實驗4：5位數(shù)字頻率計設計內(nèi)部信號：gate_clk=sig_in & gate.其中gate為一個周期信號，在一個周期里面，它的高電平持續(xù)時間為1s。load：在load1時，將counter的計數(shù)結(jié)果加以輸出，否則輸出不變；clear：清零信號，當counter的結(jié)果輸出后，將counter清零，從而保證counter的結(jié)

3、果是1s內(nèi)sig_in的脈沖個數(shù)。Gate_clk,load和clear信號的時序關系實驗4：5位數(shù)字頻率計設計三、實驗內(nèi)容三、實驗內(nèi)容(1)寫出counter, control和f_counter的verilog描述,通過by name方式將三者連接起來；(2)寫出相應的testbench，并進行前仿真。(3)注意輸出的高位滅零；即如果結(jié)果是0123，輸出顯示應該為123，將最高位的“0”滅掉。實驗：5位數(shù)字頻率計設計o 設計提高設計提高 適當改變電路結(jié)構，使得發(fā)生溢出時，輸出的數(shù)碼管都顯示為“FFFFF”，并按照4Hz的速度閃爍。實驗：5位數(shù)字頻率計設計o 實驗報告要求；實驗報告必須至少包

4、含下面幾個內(nèi)容：（1）設計流程；（2）代碼；（3）至少仿真的波形。（4）綜合報告內(nèi)容包括net，area，power等。實驗5：電子時鐘設計實驗5：電子時鐘設計o 電路示意圖輸入部分：Reset：全局清零，高電平有效；Load：數(shù)據(jù)載入，高電平有效。（解決同一時間多次載入問題）。Clk：時鐘信號。1024Hz；Model：功能選擇信號；Sel：位選擇信號，高電平有效；Up：調(diào)整加1信號，高電平有效；Down：調(diào)整減1信號，高電平有效。實驗5：電子時鐘設計輸出部分：Alarm_out:鬧鈴信號，高電平有效；Min_10:分鐘十位信號；七段LED輸出；Min_1：分鐘個位信號；七段LED輸出；Se

5、c_10:秒的十位信號；七段LED輸出；Sec_1:秒的個位信號；七段LED輸出；實驗5：電子時鐘設計o 電路功能描述：1、可以實現(xiàn)校時；校時時可以實現(xiàn)對秒，十秒，分，十分位的分別調(diào)整；2、可以實現(xiàn)鬧鈴；鬧鈴設置時可以分別實現(xiàn)對秒，十秒，分，十分位的分別調(diào)整；3、用model信號實現(xiàn)對電子時鐘準菜單操作。4、待改動位實現(xiàn)閃動。如要調(diào)整十分位，則十分位的數(shù)字是閃動的。實驗5：電子時鐘設計實驗5：電子時鐘設計用有限狀態(tài)機來實現(xiàn)菜單的選擇實驗5：電子時鐘設計代碼的實現(xiàn)實驗5：電子時鐘設計o 部分代碼always (posedge sel or negedge reset_) / bit selcted for /adjustif(!reset_)bit_sel=2b00;else if(state=alarming | state=adjusting)bit_sel sec_1; /bit_sel=1 =sec_10 etc.if(!sub_state)/ up actionbeginif(bit_sel=0) if(pre_sec_1=9) pre_sec_1=0; elsepre_sec_1=pre_sec_1+1;else if(bit_sel=1)if(pre_sec_10=9) pre_sec_10=0;else pre_