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1、數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告課題:數(shù)字鐘的設(shè)計(jì)與制作學(xué) 年:09學(xué)年學(xué) 期: 第二學(xué)期專業(yè):班級(jí):姓名:時(shí)間:2009年6月20日2009年6月26日EDA課程設(shè)計(jì)報(bào)告一、設(shè)計(jì)目的數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置,與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性,且無機(jī)械裝置,具有更更長(zhǎng)的使用壽命,因此得到了廣泛的使用。數(shù)字鐘從原理上講是一種典型的數(shù)字電路,其中包括了組合邏輯電路和時(shí)序電路。二、設(shè)計(jì)內(nèi)容及要求(1)設(shè)計(jì)內(nèi)容 由晶振電路產(chǎn)生16HZ標(biāo)準(zhǔn)信號(hào); 分、秒為0059六十進(jìn)制計(jì)數(shù)器; 時(shí)為0023二十四進(jìn)制計(jì)數(shù)器; 具有校時(shí)功能,可以分別對(duì)時(shí)及分進(jìn)行單獨(dú)校時(shí),使其校正到標(biāo)準(zhǔn)時(shí)間;(
2、2)設(shè)計(jì)要求 寫出數(shù)字鐘的設(shè)計(jì)程序; 編譯與調(diào)試程序; 功能仿真與時(shí)序仿真 配置引腳下載到實(shí)驗(yàn)電路板上測(cè)試。 指導(dǎo)老師檢查設(shè)計(jì)結(jié)果,并答辯。 編寫設(shè)計(jì)報(bào)告:寫出設(shè)計(jì)與制作的過程,附上有關(guān)程序和仿真結(jié)果圖,有心得體會(huì)。三、原理框圖數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率(1HZ)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于校時(shí)時(shí)需要較高的頻率,所以外部時(shí)鐘輸入選取16HZ的頻率,實(shí)驗(yàn)電路板采用模式三,電路連接如圖(數(shù)字鐘電路模型)所示,管教配置如圖(管腳配置)所示。 外部clk接16HZ頻率的時(shí)鐘,F(xiàn)PGA內(nèi)部程序首先分頻得到1HZ頻率的時(shí)鐘作為60進(jìn)制秒計(jì)數(shù)器的驅(qū)動(dòng),秒益出驅(qū)動(dòng)60進(jìn)制分計(jì)數(shù)器,分益出驅(qū)動(dòng)24進(jìn)制時(shí)計(jì)數(shù)器。C
3、hange按下驅(qū)動(dòng)3進(jìn)制計(jì)數(shù)器state;state為0時(shí)時(shí)(十位)譯碼器FPGA芯片晶體振蕩16HZ時(shí)(個(gè)位)譯碼器分(十位)譯碼器秒(十位)譯碼器分(個(gè)位)譯碼器譯碼器秒(個(gè)位)開關(guān)(change)開關(guān)(add) 數(shù)字鐘電路模型管腳號(hào)管腳號(hào)管腳號(hào)管腳號(hào)out_hour0161out_hour4165out_min0133out_min4137out_hour1162out_hour5166out_min1134out_min5138out_hour2163out_hour6167out_min2135out_min6139out_hour3164out_hour7168out_min313
4、6out_min7140管腳號(hào)管腳號(hào)管腳號(hào)out_second017out_second421clk179out_second118out_second541add239out_second229out_second6128change24out_second320out_second7132管腳配置四、主要部分的實(shí)現(xiàn)方案module clock(clk,add,change,out_hour,out_min,out_second);input clk,change,add;output7:0out_second;output7:0out_min;output7:0out_hour;reg5:
5、0second;reg5:0min;reg5:0hour;reg1:0state;reg3:0temp;initial state=0;assign out_hour7:4=hour/10;assign out_hour3:0=hour%10;assign out_min7:4=min/10;assign out_min3:0=min%10;assign out_second7:4=second/10;assign out_second3:0=second%10;always(posedge change)beginif(state=2)state=0;else state=state+1;
6、endalways (posedge clk )begin if(state=2'b01) if(add) begin if(min=59) min=6'b0; else min=min+6'b1; end if(state=2'b10) if(add) begin if(hour=23) hour=5'b0; else hour=hour+5'b1; end if(state=0) if(temp=15) begin temp=0; if(second=59) begin second=0; if(min=59) begin min=0; if
7、(hour=23) hour=0; else hour=hour+1; end else min=min+1; end else second=second+1; end else temp=temp+1;endendmodule五、仿真結(jié)果1) 時(shí)鐘開始工作波形:2) 時(shí)鐘滿一分鐘時(shí)波形3) 時(shí)鐘滿一小時(shí)時(shí)波形4) 時(shí)鐘滿二十四小時(shí)時(shí)波形5) 時(shí)鐘校時(shí)的波形五、實(shí)驗(yàn)過程中遇到的問題及解決方法大部分的線路都連完了之后,我們用干電池進(jìn)行了試驗(yàn),結(jié)果發(fā)現(xiàn)數(shù)碼管不發(fā)光。于是重新檢查電路,發(fā)現(xiàn)有幾處的地線與地線、電源線與電源線之間沒有連接,連上后數(shù)碼管可以正常發(fā)光。但是問題接踵而至,數(shù)字不會(huì)變動(dòng),即沒
8、有起振。檢查晶振等原件及附近電路,未發(fā)現(xiàn)問題。再檢查74LS90的接線,發(fā)現(xiàn)管腳多處未接地,接上后數(shù)字開始跳動(dòng)。秒的顯示正常,但是不進(jìn)位,經(jīng)過檢查發(fā)現(xiàn)是某一根線接錯(cuò)了,改正后進(jìn)位正常。時(shí)、分、秒的顯示都正常后,日的顯示又出現(xiàn)了問題。在歐陽(yáng)同學(xué)反復(fù)檢查與試驗(yàn)之下,終于發(fā)現(xiàn)了錯(cuò)誤的根源。糾正了接錯(cuò)的導(dǎo)線之后,終于,數(shù)字鐘可以正常顯示時(shí)間。當(dāng)遇到蜂鳴器不能在要求的時(shí)間上發(fā)聲時(shí),我們請(qǐng)教了部分已經(jīng)完成設(shè)計(jì)的同學(xué),了解到了一些可能的原因,對(duì)這些可能一一試驗(yàn),究其根本,并最終解決了問題,達(dá)到了預(yù)期的目標(biāo)。六、心得體會(huì) 通過這次對(duì)數(shù)字鐘的設(shè)計(jì)與制作,讓我們了解了設(shè)計(jì)電路的程序,也讓我們了解了數(shù)字鐘的原理和設(shè)
9、計(jì)理念。要設(shè)計(jì)一個(gè)電路總要對(duì)著一個(gè)參考電路圖才可以連接,但是最后的成品卻不一定與想象的完全一樣,因?yàn)樵谑论E接線中有著各種各樣的條件制約,所以要合理布局這樣連出來的成品才比較美觀。設(shè)計(jì)過程中,在一次又一次的失敗面前,我們沒有退縮,而是勇敢的去面對(duì),積極的去解決,充分運(yùn)用所學(xué)知識(shí)和他人的幫助,最終取得了成功。通過親自動(dòng)手連線,試驗(yàn),遇到問題,解決問題,我們鞏固了書本的知識(shí),同時(shí)也學(xué)到了新的學(xué)問,明白了實(shí)踐的可貴性。動(dòng)手能力的提高,細(xì)心與耐心的培養(yǎng),品嘗自己勞動(dòng)成果的喜悅,是我們?cè)谶@次課程設(shè)計(jì)中最大的收獲。七、元器件 1四連面包板1塊 2鑷子1把 3剪刀1把 4共陽(yáng)八段數(shù)碼管7個(gè) 5導(dǎo)線若干 674LS90 集成塊6塊 7CD4060集成塊1塊 874LS247集成塊7塊 974LS20 集成塊1塊 1074LS00 集成塊1塊 1174LS08集成塊2塊 1274LS32 集成塊 1塊1374LS04
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