電工學(xué)題解：第十一章 數(shù)字電路修改

1、第十一章 數(shù)字電路11.1 基本要求1掌握基本邏輯門電路（與門、或門、非門和與非門及其它復(fù)合邏輯門電路）的工作原理、邏輯功能、邏輯狀態(tài)表和邏輯符號(hào)。2熟悉譯碼器、編碼器等組合邏輯電路的工作原理和邏輯關(guān)系。3掌握邏輯代數(shù)的基本運(yùn)算法則并能用邏輯代數(shù)分析和設(shè)計(jì)組合邏輯電路。4掌握幾種常用觸發(fā)器的工作原理、邏輯功能、邏輯狀態(tài)表和邏輯符號(hào)。5熟悉計(jì)數(shù)器、寄存器等時(shí)序電路的工作原理并能分析和設(shè)計(jì)簡單的時(shí)序邏輯電路。11.2 基本內(nèi)容1晶體管的開關(guān)作用在數(shù)字電路中，晶體管不是工作在放大狀態(tài)，而是工作在飽和與截止兩種狀態(tài)。此時(shí)晶體管表現(xiàn)為電子開關(guān)的特性，因此具有開關(guān)作用。只要晶體管的偏置電路設(shè)置得合適，即可

2、使其可靠地工作在飽和或截止?fàn)顟B(tài)。2脈沖信號(hào)數(shù)字電路中的信號(hào)通常是矩形脈沖信號(hào)，其主要參數(shù)有幅度、寬度、前沿（上升沿）和后沿（下降沿）。脈沖信號(hào)只有兩種電平值，即高電平和低電平，它們分別代表著“1”和“0”（正邏輯）或“0”和“1”（負(fù)邏輯）。在數(shù)字信號(hào)的傳輸與處理過程中，電路不需要分辨出信號(hào)電壓的精確值，而只需要識(shí)別出高低電平即可識(shí)別出“1”和“0”，因此數(shù)字信號(hào)的抗干擾性能比模擬信號(hào)強(qiáng)得多。3邏輯門電路門電路是組合邏輯電路的基本單元，是用于控制信號(hào)傳送的邏輯結(jié)點(diǎn)，當(dāng)信號(hào)滿足一定的邏輯關(guān)系時(shí)，即被允許通過。最基本的邏輯關(guān)系是與、或和非三種。在此基礎(chǔ)上可以構(gòu)成復(fù)合門電路和各種組合邏輯電路以實(shí)現(xiàn)復(fù)

3、雜的邏輯控制。表11-1列出了基本邏輯門的邏輯符號(hào)和邏輯表達(dá)式。表11-1邏輯門邏輯符號(hào)邏輯表達(dá)式與門L=A·B或門ABL1L=A+B非門L=與非門L=或非門ABL1L=4觸發(fā)器觸發(fā)器是時(shí)序邏輯電路的基本單元，不同于門電路的是觸發(fā)器具有記憶功能的，通常具有兩種穩(wěn)定的輸出狀態(tài)，即“1”或“0”，因此也稱作雙穩(wěn)態(tài)觸發(fā)器。表11-2列出了最常用的幾種觸發(fā)器的邏輯符號(hào)和狀態(tài)方程。表11-2類型邏輯符號(hào)狀態(tài)方程基本RS觸發(fā)器 SRCQ SCPR同步RS觸發(fā)器R×S=0JK觸發(fā)器（后沿觸發(fā)）D觸發(fā)器（前觸發(fā)器）正如基本門電路可以構(gòu)成不同的組合邏輯電路，觸發(fā)器可以構(gòu)成各種時(shí)序邏輯電路，其

4、中常用的時(shí)序邏輯電路有計(jì)數(shù)器、數(shù)據(jù)寄存器、移位寄存器和環(huán)形計(jì)數(shù)器等。同時(shí)各類觸發(fā)器之間也可以（或通過一些附加的門電路）實(shí)現(xiàn)功能變換。5邏輯代數(shù)邏輯代數(shù)（布爾代數(shù)）是分析和設(shè)計(jì)數(shù)字邏輯電路必不可少的數(shù)學(xué)工具，應(yīng)用邏輯代數(shù)可以把復(fù)雜的邏輯關(guān)系簡化和變換為簡潔而又合理的邏輯關(guān)系，由此可簡化電路分析或設(shè)計(jì)出經(jīng)濟(jì)實(shí)用的邏輯電路。6邏輯代數(shù)基本公式（1）基本運(yùn)算法則 （a）0·A=0 （b）1·A=A （c）A·A=A （d）A·=0 （e）1+A=1 （f）A+A=A （g）A+=1 （h）=A（2）交換律 （a）AB=BA （b）A+B=B+A（3）結(jié)合律 （a

5、）A·（BC）=（AB）·C （b）A+（B+C）=（A+B）+C（4）分配律 （a）A·（B+C）=AB+AC （b）A+BC=（A+B）（A+C）（5）吸收律 （a）A+AB=A （b）A（A+B）=A （c）A（+B）=AB （d）A+B=A+B （e）AB+A=A （f）（A+B）（A+）=A（6）摩根定律（反演律） （a） （b）7邏輯分析和設(shè)計(jì)分析和設(shè)計(jì)邏輯電路是兩個(gè)不同的過程：（1）分析已知邏輯圖寫出邏輯表達(dá)式用邏輯代數(shù)化簡列出邏輯狀態(tài)表分析邏輯功能（2）根據(jù)已知邏輯功能要求列出邏輯狀態(tài)表寫出邏輯表達(dá)式用邏輯代數(shù)化簡畫出邏輯電路圖11.3 重點(diǎn)和難點(diǎn)

6、1邏輯代數(shù)的基本運(yùn)算和基本法則。邏輯代數(shù)的每個(gè)變量只有1和0兩種狀態(tài)。晶體管的導(dǎo)通與截至，開關(guān)的接通和斷開，電平的高與低，條件的具備與不具備等等，均可用1和0表示。（1） 基本運(yùn)算?；具\(yùn)算有：與運(yùn)算（邏輯乘），或運(yùn)算（邏輯加），非運(yùn)算（邏輯非）。（2） 基本法則?；痉▌t有：交換律，分配律，結(jié)合律，反演律，還原律和吸收律等。由于邏輯變量本身所具有的特殊性質(zhì)，所以邏輯代數(shù)的運(yùn)算規(guī)則也與普通代數(shù)有不同之處，這在學(xué)習(xí)過程中注意加以區(qū)別。2組合邏輯電路是對(duì)輸入信號(hào)進(jìn)行邏輯運(yùn)算的電路，其特點(diǎn)是電路的輸輸出信號(hào)僅與輸入和運(yùn)算關(guān)系有關(guān)，而與其原先的輸入無關(guān)，組合邏輯電路不具有記憶功能，輸入信號(hào)的改變會(huì)立刻

7、引起信號(hào)的改變。3觸發(fā)器是一種重要的數(shù)字部件，是組成各種時(shí)序邏輯電路的基本單元，也是分析與設(shè)計(jì)時(shí)序邏輯電路的基礎(chǔ)。觸發(fā)器的邏輯功能及動(dòng)作特性是本章的要點(diǎn)，要深入了解。雙穩(wěn)態(tài)觸發(fā)器包括R-S觸發(fā)器，J-K觸發(fā)器，D觸發(fā)器?；綬-S觸發(fā)器具有置0，置1和保持的邏輯功能。主從型J-K觸發(fā)器是在時(shí)鐘的后沿反轉(zhuǎn)，具有置0，置1，保持和計(jì)數(shù)的功能。D觸發(fā)器是在時(shí)鐘脈沖的前沿反轉(zhuǎn)，具有置0，置1的邏輯功能。4 時(shí)序邏輯電路具有記憶功能，其輸出狀態(tài)不僅與輸入有關(guān)，還與原先的輸入有關(guān)。它的基本單元是雙穩(wěn)態(tài)觸發(fā)器。最常用的時(shí)序邏輯電路有寄存器和計(jì)數(shù)器。寄存器分為數(shù)碼寄存器和移位寄存器。數(shù)碼寄存器是在寄存指令的控

8、制下，各位數(shù)碼同時(shí)送入寄存其中，即為并行輸入；移位寄存器是在移位脈沖指令的控制下，將各位數(shù)碼逐位送入寄存器中，即為串行輸入。計(jì)數(shù)器的功能是累計(jì)輸入脈沖的數(shù)目，按構(gòu)成方式分為異步和同步方式，按計(jì)數(shù)方式分為加法計(jì)數(shù)器和減法計(jì)數(shù)器，按進(jìn)位分為二進(jìn)制計(jì)數(shù)器，十進(jìn)制計(jì)數(shù)器和N進(jìn)制計(jì)數(shù)器。異步計(jì)數(shù)器構(gòu)成簡單，但速度較慢，其后一位的狀態(tài)翻轉(zhuǎn)取決于前一位的輸出變化。11.4例題與習(xí)題解答11.4.1例題例1：應(yīng)用邏輯代數(shù)運(yùn)算法則化簡下列各式。（1）（2）（3）（4）（5）解：（1）（2）（3）（4） （5）例2：已知邏輯函數(shù)。試用與非門元件實(shí)現(xiàn)，需用幾個(gè)與非門元件？畫出邏輯電路圖。解：方法一：化為與非門的最簡

9、單方法，是將該與或試直接“兩次取非”，然后運(yùn)用反演律?？梢钥闯?，需要5個(gè)與非門元件，邏輯電路圖如圖11-1（a）所示。方法二：為節(jié)省與非門元件，使所有與非門元件數(shù)目最小，可設(shè)法在邏輯函數(shù)的變化過程中，讓各與或項(xiàng)含有公共的，然后再將與或式“兩次取非”并運(yùn)用反演法?？梢钥闯鲈谧詈蟮倪壿嬍街?，只需要4個(gè)與非門，邏輯電路圖如圖11-1（b）。圖11-1（a）圖11-1（b）例3：試分析圖11-2所示組合邏輯門電路的邏輯功能。&&&&1Y1YCBA 圖11-2解：根據(jù)所給出的邏輯圖，由輸入到輸出逐步推導(dǎo)，寫出邏輯函數(shù)的表達(dá)式列出真值表如表11-1表11-1ABCY0001

10、0010010001101000101011001111由真值表可知，當(dāng)A，B，C三個(gè)變量取值一致時(shí)，Y=1，當(dāng)三個(gè)變量不一致時(shí)，Y=0。所以這個(gè)電路是判一致電路。例4：某同學(xué)參加四門課程考試，規(guī)定如下：（1）課程A及格得1分，不及格得0分；（2）課程B及格得2分，不及格得0分；（3）課程C及格得4分，不及格得0分；（4）課程D及格得5分，不及格得0分；表11-2若總得分大于8分（含8分），就可結(jié)業(yè)。試用“與非”門畫出實(shí)現(xiàn)上述要求的邏輯電路。ABCDL000000001000100001110100001010011000111110000100101010010111110001101111

11、10011111解：（1）設(shè)電路的輸出為“1”時(shí)表示可結(jié)業(yè)。列出的邏輯狀態(tài)表如表11-2所示。 （2）由邏輯狀態(tài)表寫出邏輯表達(dá)式并化簡得： （3）用與非門實(shí)現(xiàn)邏輯邏輯電路如圖11-3所示： 圖11-3例5：已知邏輯電路及相應(yīng)的C，和D的波形如圖11-4所示。試畫出和的波形，設(shè)初始狀態(tài)解：在圖11-4中，D觸發(fā)器的輸入信號(hào)在時(shí)鐘脈沖作用下總是1。J-K觸發(fā)器的輸入信號(hào)等于，即。在時(shí)鐘脈沖作用期間，置0端出現(xiàn)低電平，迫使和置0 ，其和的波形如圖11-4（a） 。圖11-4CDRDQ0Q1圖11-4（a）例6：分析圖11-5所示邏輯電路的功能，設(shè)初始狀態(tài)Q3Q2Q1Q0=0000。圖11-5解：（1

12、）畫出CP及Q0 Q 3的波形如圖11-5（a）所示。圖11-5（a）（2）分析可知這是一個(gè)同步十進(jìn)制加法計(jì)數(shù)器。例7：改進(jìn)題11-16的設(shè)計(jì)，使計(jì)數(shù)器在反饋復(fù)零時(shí)不出現(xiàn)非法計(jì)數(shù)值。Q1JKQQ0JKQQ2JKQC>Q3JKQ&>>>D<Q&F0F1F2F3解：利用一個(gè)RS觸發(fā)器和非門可以保證反饋復(fù)零的可靠性（見習(xí)題11-16）。但其中仍有一個(gè)尚未克服的缺點(diǎn)：即在計(jì)數(shù)器清零前會(huì)出現(xiàn)短暫的非法計(jì)數(shù)值。如習(xí)題11-16中規(guī)定最大計(jì)數(shù)值為1010，計(jì)數(shù)器的反饋復(fù)零信號(hào)則由計(jì)數(shù)值1011產(chǎn)生，盡管很短暫，但在許多場(chǎng)合這種非法計(jì)數(shù)值會(huì)導(dǎo)致出錯(cuò)，必須予以清除。

13、為此可用一個(gè)D觸發(fā)器和與非門取代原有的RS觸發(fā)器和非門。如圖11-6所示。圖11-6從圖11-6可以看出，當(dāng)計(jì)數(shù)值為1001時(shí)，與門的輸出為1，下一個(gè)計(jì)數(shù)脈沖下降沿將使D觸發(fā)器翻轉(zhuǎn)為1。此時(shí)計(jì)數(shù)值也翻轉(zhuǎn)為1010，與門的輸出為0。再下一個(gè)計(jì)數(shù)脈沖到來時(shí)，與非門將輸出一個(gè)寬度等于計(jì)數(shù)脈沖寬度的負(fù)脈沖并使計(jì)數(shù)器復(fù)零，同時(shí)該計(jì)數(shù)脈沖的下降沿將使D觸發(fā)器翻轉(zhuǎn)為0。此電路的一個(gè)限制條件是各觸發(fā)器間的異步時(shí)鐘傳遞時(shí)間小于計(jì)數(shù)脈沖的寬度。除非是高速計(jì)數(shù)場(chǎng)合，這個(gè)條件顯然是可以滿足的，因?yàn)樵诟咚儆?jì)數(shù)場(chǎng)合通常都采用同步計(jì)數(shù)器。*11-7：已知邏輯函數(shù)（1）用邏輯代數(shù)化簡成最簡式（2）畫出用與非門實(shí)現(xiàn)的邏輯電路解

14、：（1） （2） 用與非門實(shí)現(xiàn)的邏輯電路如圖11-8所示。圖11-811.4.2 習(xí)題解答11-1：按正邏輯列出圖11-9電路中輸出和的邏輯表達(dá)式。ABC0000000110010100111010010101101101011111表11-3 圖11-9解：由圖11-9可列出真值表（表11-3）：根據(jù)真值表可得：11-2：在圖11-9中，若輸入信號(hào)的波形如圖11-10所示，畫出輸出端和的波形。圖11-10解：輸出端波形如圖11-10（a）中所示。圖11-10（a）11-3：在圖11-11中，已知輸入的波形如圖11-12的A、B、C所示，畫出各門電路的輸出波形。 圖11-11圖11-12解：（

15、1）因D=1故L1=ABD=AB（2）因D=1故L2=B+C+D=1（3）因D=0故L3=ABD=0（4）因D=0故L5=A+B+D=A+B各輸出波形如圖11-13所示。圖11-1311-4：已知三個(gè)門電路的輸入信號(hào)A和B的波形如圖11-14所示，試畫出，的輸出波形。 圖11-14解：輸出端波形如圖11-14（a）中所示。圖11-14（a）表11-411-5：已知門電路的輸入A、B和輸出L的波形如圖11-15所示，列出輸入與輸出的邏輯狀態(tài)表和邏輯表達(dá)式。ABL001011101110圖11-15解：（1）A和B兩輸入共有四種組合，列出邏輯狀態(tài)表如表11-4所示。（2）根據(jù)列出的邏輯狀態(tài)表可分析

16、得L=11-6：在圖11-16中已知輸入電壓A、B的波形，畫出C、D端的波形，設(shè)原始狀態(tài)為D=0。圖11-16解：輸出端波形如圖11-16（a）中所示。圖11-16（a）11-7：在圖11-17中，與非門與基本RS觸發(fā)器相連，已知A，B與的波形如圖中(b)所示，畫出輸出Q的波形。圖11-17解：輸出端波形如圖11-17（a）中所示。圖11-17（a）11-8：已知同步RS觸發(fā)器的CP、R和S的電壓波形如圖11-18所示，觸發(fā)器原始狀態(tài)為Q=0，畫出輸出Q的電壓波形。圖11-18解：輸出端波形如圖11-18（a）中所示。圖11-18（a）11-9：在圖11-19，各JK觸發(fā)器的初始狀態(tài)為Q=1，

17、畫出在CP作用下與之對(duì)應(yīng)的輸出Q波形。圖11-19解：此題的關(guān)鍵是要熟悉JK觸發(fā)器的邏輯狀態(tài)表或邏輯狀態(tài)方程，從而由JK輸入端的狀態(tài)得出輸出端的狀態(tài)。如由Qn+1=可得：（a）Qn+1=（J=K=1）（b）Qn+1=（J=，K=1）（c）Qn+1=（J=，K= Qn）（d）Qn+1=0 （J= Qn，K=1）（e）Qn+1=（J=，K=1）各輸出波形如圖11-19（a）所示。圖11-19（a）11-10：設(shè)下降沿觸發(fā)的JK觸發(fā)器原狀態(tài)Q=0，J、K和CP的輸入波形如圖11-20所示。試畫出輸出波形。圖11-20解：輸出波形如圖11-20（a）所示。圖11-20（a）11-11：在圖11-21中

18、，已知A、B及CP的波形，畫出輸出Q的波形（設(shè)初始時(shí)Q=0）圖11-21解：輸出端Q的波形如圖11-21（a）中所示。圖11-21（a）11-12：在圖11-22中，已知各D觸發(fā)器的初始狀態(tài)為Q=0，畫出在CP作用下與之對(duì)應(yīng)的輸出Q波形。圖11-22解：此題類似于第9題，但觸發(fā)器為下降沿觸發(fā)的D型觸發(fā)器，由邏輯狀態(tài)方程Qn+1=D可得： （a）Qn+1=1（D=1）（b）Qn+1=0（D=0）（c）Qn+1= Qn（D=）（d）Qn+1= （D=）各輸出波形如圖11-23所示。表11-5圖11-23CPQ2Q1Q001111110210131004011501060017000811111-1

19、3：在圖11-24中，計(jì)數(shù)器的初始狀態(tài)為Q2Q1Q0=111，列出在計(jì)數(shù)脈沖作用下的狀態(tài)表。圖11-24解：（1）畫出各觸發(fā)器的輸出波形如圖11-25所示。（2）根據(jù)波形圖可列出邏輯狀態(tài)表如表11-5所示。圖11-25顯然，這是一個(gè)異步三位二進(jìn)制減法計(jì)數(shù)器。11-14：在圖11-26中，若計(jì)數(shù)器的初始狀態(tài)為Q1Q0=00，列出在計(jì)數(shù)脈沖作用下各觸發(fā)器的狀態(tài)表，指出是幾進(jìn)制計(jì)數(shù)器。圖11-26表11-6解：（1）畫出Q0 和Q 1的波形如圖11-27所示。CPQ1Q0000101210300圖11-27（2）根據(jù)波形圖可列出邏輯狀態(tài)表如表11-6所示。（3）由邏輯表可知這是一個(gè)同步三進(jìn)制加法計(jì)數(shù)

20、器。11-15在圖11-28觸發(fā)器的初始狀態(tài)均為0，列出在計(jì)數(shù)脈沖作用下各觸發(fā)器的狀態(tài)表。圖11-28解：畫出各觸發(fā)器的Q端波形如圖11-29所示CQ0Q1Q2Q3000001111120011301004100050000表11-7 圖11-29根據(jù)波形圖可得狀態(tài)表如表11-7所示。11-16：利用反饋復(fù)零法設(shè)計(jì)一個(gè)十一進(jìn)制異步加法計(jì)數(shù)器。解：方法一：用JK觸發(fā)器實(shí)現(xiàn)，如圖11-30所示。圖中還增加了由RS觸發(fā)器構(gòu)成的記憶單元，用以提高計(jì)數(shù)器復(fù)位的可靠性。圖11-30 方法二：用D觸發(fā)器實(shí)現(xiàn)，如圖11-31所示。圖11-3111-17寫出圖11-32編碼電路輸出和的邏輯表達(dá)式，且根據(jù)狀態(tài)表中

21、的輸入情況，把對(duì)應(yīng)的輸出填入表內(nèi)。圖11-32 輸入輸出ABCDF1F2100000010001001010000111表11-8解：和的輸入狀態(tài)見表11-8中表11-811-18：寫出圖11-33中邏輯表達(dá)式。圖11-33解：11-19：在圖11-34中，當(dāng)基極為高電平時(shí)，相應(yīng)三極管飽和導(dǎo)通，低電平時(shí)則截止。寫出輸入A、B和輸出L的邏輯關(guān)系式。圖11-34解：對(duì)（a）圖，任一三極管飽和導(dǎo)通時(shí)L1UCC，兩個(gè)三極管都截止時(shí)L1=0，故邏輯關(guān)系為：L1=A+B對(duì)（b）圖，僅當(dāng)兩個(gè)三極管都飽和導(dǎo)通時(shí)L1UCC，否則L2=0，故邏輯關(guān)系為： L2=A·B11-20：圖11-35為在兩處控制一盞燈的照明電路，設(shè)燈亮為L=1，燈滅為L=0，開關(guān)A和B的位置狀態(tài)定義如圖中所示。試列出L與A、B的狀態(tài)表