第2章 復(fù)雜可編程邏輯器件

1、12第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2.1 2.1 CPLDCPLD概述概述 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLD CPLD ）是在是在EPLDEPLD的基礎(chǔ)的基礎(chǔ)上改進(jìn)而發(fā)展起來的，它采用上改進(jìn)而發(fā)展起來的，它采用EEPROMEEPROM工藝，具有高工藝，具有高密度、高速度和低功耗等優(yōu)點(diǎn)。密度、高速度和低功耗等優(yōu)點(diǎn)。 與與EPLDEPLD相比，相比，CPLDCPLD增加了內(nèi)部連線，并對(duì)邏輯增加了內(nèi)部連線，并對(duì)邏輯宏單元和宏單元和I/OI/O單元做了重大改進(jìn)，從而改善了系統(tǒng)的單元做了重大改進(jìn)，從而改善了系統(tǒng)的性能，提高了器件的集成度。尤其是在性能，提高了器件的

2、集成度。尤其是在CPLDCPLD中引入中引入在系統(tǒng)編程（在系統(tǒng)編程（ISPISP）技術(shù)后，使技術(shù)后，使CPLDCPLD的應(yīng)用更加方便的應(yīng)用更加方便靈活，深受設(shè)計(jì)人員的青睞，現(xiàn)已成為電子系統(tǒng)設(shè)靈活，深受設(shè)計(jì)人員的青睞，現(xiàn)已成為電子系統(tǒng)設(shè)計(jì)的首選器件之一。計(jì)的首選器件之一。 3第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2.1 2.1 CPLDCPLD概述概述 目前，生產(chǎn)目前，生產(chǎn)CPLDCPLD器件的著名公司主要有美國的器件的著名公司主要有美國的AlteraAltera、AMDAMD、LatticeLattice、CypressCypress和和XilinxXilinx等公司。等公司。

3、 CPLDCPLD的產(chǎn)品多種多樣，器件的結(jié)構(gòu)也有很大的的產(chǎn)品多種多樣，器件的結(jié)構(gòu)也有很大的差異，但大多數(shù)公司的差異，但大多數(shù)公司的CPLDCPLD仍使用基于乘積項(xiàng)的陣仍使用基于乘積項(xiàng)的陣列型單元結(jié)構(gòu)。列型單元結(jié)構(gòu)。 例如，例如，AlteraAltera公司的公司的MAXMAX系列系列CPLDCPLD產(chǎn)品、產(chǎn)品、XilinxXilinx公司和公司和LatticeLattice公司的公司的CPLDCPLD產(chǎn)品都采用可編程乘積項(xiàng)產(chǎn)品都采用可編程乘積項(xiàng)陣列結(jié)構(gòu)。陣列結(jié)構(gòu)。 4第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2.1 2.1 CPLDCPLD概述概述 基于乘積項(xiàng)陣列型基于乘積項(xiàng)陣列型

4、CPLDCPLD的組成：的組成： 可編程內(nèi)部連線可編程內(nèi)部連線 邏輯塊邏輯塊 I/OI/O單元單元 5第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 可編程內(nèi)部連線可編程內(nèi)部連線 為各邏輯塊之間，以及邏輯塊和為各邏輯塊之間，以及邏輯塊和I/OI/O單元之間提單元之間提供互連網(wǎng)絡(luò)，實(shí)現(xiàn)信號(hào)連線。供互連網(wǎng)絡(luò)，實(shí)現(xiàn)信號(hào)連線。 包括實(shí)現(xiàn)乘積項(xiàng)的與陣列、乘積項(xiàng)分配和邏輯包括實(shí)現(xiàn)乘積項(xiàng)的與陣列、乘積項(xiàng)分配和邏輯宏單元等，用于實(shí)現(xiàn)各種邏輯功能。宏單元等，用于實(shí)現(xiàn)各種邏輯功能。 用于實(shí)現(xiàn)信號(hào)從器件輸出，以及為輸入信號(hào)提用于實(shí)現(xiàn)信號(hào)從器件輸出，以及為輸入信號(hào)提供輸入通道。通常具有輸入、輸出和雙向供輸入通道

5、。通常具有輸入、輸出和雙向I/OI/O模式。模式。 邏輯塊邏輯塊 I/OI/O單元單元 6第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2.2 2.2 LatticeLattice公司的公司的CPLDCPLD LatticeLattice公司是世界上最早生產(chǎn)公司是世界上最早生產(chǎn)PLDPLD器件和首先器件和首先推出推出ISPISP技術(shù)的公司。技術(shù)的公司。 該公司將該公司將ISPISP技術(shù)與技術(shù)與E E2 2CMOSCMOS相結(jié)合，生產(chǎn)了多種相結(jié)合，生產(chǎn)了多種高性能的高性能的CPLDCPLD產(chǎn)品，主要有產(chǎn)品，主要有ispLSIispLSI和和ispMACHispMACH兩大系兩大系列。該公

6、司除了生產(chǎn)列。該公司除了生產(chǎn)CPLDCPLD和和FPGAFPGA器件外，還開發(fā)了器件外，還開發(fā)了在系統(tǒng)可編程模擬器件（在系統(tǒng)可編程模擬器件（ispPACispPAC），），是世界上第三是世界上第三大可編程器件的供應(yīng)商。大可編程器件的供應(yīng)商。 7第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 ispLSIispLSI系列的系列的CPLDCPLD是一種在系統(tǒng)可編程邏輯器是一種在系統(tǒng)可編程邏輯器件（件（ISPLDISPLD），），它采用它采用E E2 2CMOSCMOS工藝，具有集成度高、工藝，具有集成度高、功耗低、擦除和編程時(shí)間短等特點(diǎn)，并且在系統(tǒng)編功耗低、擦除和編程時(shí)間短等特點(diǎn)，并且在系統(tǒng)

7、編程次數(shù)可在程次數(shù)可在10 00010 000次以上。次以上。 在系統(tǒng)可編程（在系統(tǒng)可編程（ISPISP）是指編程器件可直接安裝是指編程器件可直接安裝在用戶自己設(shè)計(jì)的系統(tǒng)電路板上，通過計(jì)算機(jī)的并在用戶自己設(shè)計(jì)的系統(tǒng)電路板上，通過計(jì)算機(jī)的并行接口和專用的編程電纜，對(duì)器件進(jìn)行直接編程，行接口和專用的編程電纜，對(duì)器件進(jìn)行直接編程，并且可以反復(fù)編程，從而使器件具有用戶所需要的并且可以反復(fù)編程，從而使器件具有用戶所需要的邏輯功能。邏輯功能。 2.2.1 ispLSIispLSI器件簡介器件簡介 8第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 ispLSIispLSI器件分為六個(gè)系列，分別為：器件

8、分為六個(gè)系列，分別為： ispLSI1000ispLSI1000系列系列 ispLSI2000ispLSI2000系列系列 ispLSI3000ispLSI3000系列系列 ispLSI5000ispLSI5000系列系列 ispLSI6000ispLSI6000系列系列 ispLSI8000ispLSI8000系列系列 2.2.1 ispLSIispLSI器件簡介器件簡介 為通用系列，內(nèi)部為通用系列，內(nèi)部約有約有2000200080008000個(gè)個(gè)PLDPLD等效門，適用于等效門，適用于高速編碼、總線管高速編碼、總線管理、理、LANLAN或或DMADMA控制控制等。等。 為高速系列，內(nèi)部為高

9、速系列，內(nèi)部約有約有1000100060006000個(gè)個(gè)PLDPLD等效門，有較多等效門，有較多I/OI/O端口，適用于高端口，適用于高速計(jì)數(shù)、定時(shí)及高速計(jì)數(shù)、定時(shí)及高速速RISC/CISCRISC/CISC微處理微處理器的接口。器的接口。 為高性能、高密度為高性能、高密度器件，其集成度達(dá)器件，其集成度達(dá)8 8 00000014 00014 000個(gè)個(gè)PLDPLD等效門，可容納規(guī)等效門，可容納規(guī)模較大的邏輯系統(tǒng)模較大的邏輯系統(tǒng)，適用于數(shù)字信號(hào)，適用于數(shù)字信號(hào)處理、圖形處理、處理、圖形處理、數(shù)據(jù)加密、解密和數(shù)據(jù)加密、解密和壓縮等。壓縮等。 為超寬輸入高密度為超寬輸入高密度器件，其基本結(jié)構(gòu)器件，其

10、基本結(jié)構(gòu)與與ispLSI3000ispLSI3000系列系列類似。類似。 密度更高、結(jié)構(gòu)更加密度更高、結(jié)構(gòu)更加復(fù)雜，集成密度可達(dá)復(fù)雜，集成密度可達(dá)2500025000個(gè)個(gè)PLDPLD等效門，等效門，內(nèi)部提供了存儲(chǔ)器、內(nèi)部提供了存儲(chǔ)器、寄存器和計(jì)數(shù)器等子寄存器和計(jì)數(shù)器等子模塊，可容納大規(guī)模模塊，可容納大規(guī)模的邏輯系統(tǒng)，適用的的邏輯系統(tǒng)，適用的范圍更加廣泛。范圍更加廣泛。 為超高密度系列，是為超高密度系列，是最新推出的多寄存器最新推出的多寄存器超大結(jié)構(gòu)器件，其規(guī)超大結(jié)構(gòu)器件，其規(guī)模為模為2525 00000 04343 750750個(gè)個(gè)PLDPLD等效門。等效門。 9第第2 2章章 復(fù)雜可編程邏輯

11、器件復(fù)雜可編程邏輯器件 ispLSIispLSI系列系列CPLDCPLD的特點(diǎn)如下：的特點(diǎn)如下： 采用乘積項(xiàng)陣列結(jié)構(gòu)；采用乘積項(xiàng)陣列結(jié)構(gòu)； 采用先進(jìn)的采用先進(jìn)的ISPISP技術(shù)技術(shù), , 能重復(fù)編程擦寫上萬次；能重復(fù)編程擦寫上萬次； 具有加密功能。具有加密功能。 2.2.1 ispLSIispLSI器件簡介器件簡介 10第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2.2.2 ispLSIispLSI器件的結(jié)構(gòu)器件的結(jié)構(gòu) 1. 1. ispLSI1016ispLSI1016的結(jié)構(gòu)的結(jié)構(gòu)11第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 1. 1. ispLSI1016ispLSI

12、1016的結(jié)構(gòu)的結(jié)構(gòu) ispLSI1016ispLSI1016是由是由2 2個(gè)宏塊（個(gè)宏塊（MegablockMegablock）、）、1 1個(gè)全局個(gè)全局布線區(qū)（布線區(qū)（GRPGRP）、）、3232個(gè)個(gè)I/OI/O單元、單元、1 1個(gè)時(shí)鐘分配網(wǎng)絡(luò)，以個(gè)時(shí)鐘分配網(wǎng)絡(luò)，以及在系統(tǒng)編程控制邏輯等組成。及在系統(tǒng)編程控制邏輯等組成。 每個(gè)宏塊中包括每個(gè)宏塊中包括8 8個(gè)通用邏輯塊（個(gè)通用邏輯塊（GLBGLB）、）、1 1個(gè)輸出個(gè)輸出布線區(qū)（布線區(qū)（ORPORP）、）、1 1個(gè)個(gè)1616位輸入總線和位輸入總線和1818個(gè)引腳，其中個(gè)引腳，其中1616個(gè)為個(gè)為I/OI/O引腳，引腳，2 2個(gè)為專用輸入引腳。

13、個(gè)為專用輸入引腳。 時(shí)鐘信號(hào)（時(shí)鐘信號(hào)（Y0Y0Y2Y2）經(jīng)時(shí)鐘分配網(wǎng)絡(luò)分配后經(jīng)時(shí)鐘分配網(wǎng)絡(luò)分配后, ,產(chǎn)生產(chǎn)生5 5個(gè)時(shí)鐘信號(hào)個(gè)時(shí)鐘信號(hào), , 作為作為GLBGLB的全局時(shí)鐘和的全局時(shí)鐘和I/OI/O單元的時(shí)鐘。單元的時(shí)鐘。 、SDISDI、SDOSDO、MODEMODE和和SCLKSCLK。ispENispEN 編程引腳共有編程引腳共有5 5個(gè)，分別為個(gè)，分別為12第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2. 2. 通用邏輯塊（通用邏輯塊（GLBGLB）的結(jié)構(gòu)的結(jié)構(gòu) 通用邏輯塊（通用邏輯塊（GLBGLB，Generic Logic BlockGeneric Logic Blo

14、ck）是整是整個(gè)器件的邏輯核心。個(gè)器件的邏輯核心。 組成：組成： 與陣列與陣列乘積項(xiàng)共享陣列乘積項(xiàng)共享陣列PTSAPTSA輸出邏輯宏單元輸出邏輯宏單元OLMCOLMC控制電路控制電路 13第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件與陣列與陣列乘積項(xiàng)乘積項(xiàng)共享陣列共享陣列輸出邏輯輸出邏輯宏單元宏單元控制電路控制電路0 0 1 1 2 32 3 4 5 6 74 5 6 7 8 98 910111213141516171011121314151617來自全局布線區(qū)的輸入來自全局布線區(qū)的輸入專用輸入專用輸入012345678910111213141516171819Q3Q3Q2Q2Q1Q1

15、Q0Q0至至全全局局布布線線區(qū)區(qū)或或輸輸出出布布線線區(qū)區(qū)乘積項(xiàng)復(fù)位乘積項(xiàng)復(fù)位全局復(fù)位全局復(fù)位CLK0CLK0CLK1CLK1CLK2CLK2乘積項(xiàng)時(shí)鐘乘積項(xiàng)時(shí)鐘乘積項(xiàng)輸出使能乘積項(xiàng)輸出使能控制功能控制功能至輸出使能至輸出使能多路選擇器多路選擇器14第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2. 2. 通用邏輯塊（通用邏輯塊（GLBGLB）的結(jié)構(gòu)的結(jié)構(gòu) PTSA PTSA可構(gòu)成幾種不同配置模式：可構(gòu)成幾種不同配置模式： 標(biāo)準(zhǔn)配置標(biāo)準(zhǔn)配置 高速旁路配置高速旁路配置 異或配置異或配置 單乘積項(xiàng)配置單乘積項(xiàng)配置 多重混合配置多重混合配置 15第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯

16、器件（1 1）標(biāo)準(zhǔn)配置）標(biāo)準(zhǔn)配置 PTSA PTSA的的4 4個(gè)或門輸入按個(gè)或門輸入按4 4、4 4、5 5、7 7配置，而配置，而PTSAPTSA的的4 4個(gè)輸出，通過編程可以共享個(gè)輸出，通過編程可以共享4 4個(gè)或門輸出的個(gè)或門輸出的1 1個(gè)或個(gè)或多個(gè)，以滿足各種邏輯功能的需要。多個(gè)，以滿足各種邏輯功能的需要。 16第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（2 2）高速旁路配置高速旁路配置 PTSA PTSA的的4 4個(gè)或門均按個(gè)或門均按4 4輸入配置，而或門的輸出輸入配置，而或門的輸出直接與邏輯宏單元的輸入連接。此時(shí)的乘積項(xiàng)直接與邏輯宏單元的輸入連接。此時(shí)的乘積項(xiàng)1212、17

17、17、1818、1919不與或門連接。不與或門連接。 17第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（3 3）異或配置異或配置 4 4個(gè)或門輸入按個(gè)或門輸入按3 3、3 3、4 4、6 6配置，其輸出通過共配置，其輸出通過共享陣列產(chǎn)生享陣列產(chǎn)生4 4個(gè)輸出，分別接到個(gè)輸出，分別接到OLMCOLMC中異或門的中異或門的1 1個(gè)個(gè)輸入端，而乘積項(xiàng)輸入端，而乘積項(xiàng)0 0、4 4、8 8、1313不再作為各或門第一不再作為各或門第一乘積項(xiàng)的輸入，而是直接輸出到各自的乘積項(xiàng)的輸入，而是直接輸出到各自的OLMCOLMC中，作中，作為異或門的另一個(gè)輸入，形成異或配置。為異或門的另一個(gè)輸入，形成異或

18、配置。 3 33 34 46 618第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（4 4）單乘積項(xiàng)配置單乘積項(xiàng)配置 乘積項(xiàng)乘積項(xiàng)0 0、4 4、8 8、1313分別跨越各自的或門和分別跨越各自的或門和PTSAPTSA，通過異或門直接連接輸出邏輯宏單元通過異或門直接連接輸出邏輯宏單元，異異或門的另一輸入端接地?；蜷T的另一輸入端接地。 采用這種模式可獲得最快的信號(hào)傳遞速度。采用這種模式可獲得最快的信號(hào)傳遞速度。 3 33 34 46 619第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（5 5）多重混合配置多重混合配置 在同一個(gè)在同一個(gè)GLBGLB中，中，4 4個(gè)輸出既可以采用相同的

19、配個(gè)輸出既可以采用相同的配置模式，也可以采用不相同的配置模式。置模式，也可以采用不相同的配置模式。 若每個(gè)輸出都獨(dú)立地配置成上述若每個(gè)輸出都獨(dú)立地配置成上述4 4種模式之一，種模式之一，可形成多重混合配置?？尚纬啥嘀鼗旌吓渲?。 3 34 43+4乘積項(xiàng)乘積項(xiàng)異或異或4乘積項(xiàng)乘積項(xiàng)旁路旁路單乘積項(xiàng)單乘積項(xiàng)4+7乘積項(xiàng)乘積項(xiàng)共享共享20第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 全局布線區(qū)（全局布線區(qū)（GRPGRP，Global Routing PoolGlobal Routing Pool）位于芯片的中心，是位于芯片的中心，是ispLSIispLSI中的一種專用內(nèi)部互中的一種專用內(nèi)部互

20、連結(jié)構(gòu)。連結(jié)構(gòu)。 作用：將作用：將GLBGLB的輸出信號(hào)或的輸出信號(hào)或I/OI/O單元的輸入信單元的輸入信號(hào)與號(hào)與GLBGLB的輸入的輸入端連接。端連接。 特點(diǎn)：互連延時(shí)可預(yù)知。特點(diǎn)：互連延時(shí)可預(yù)知。 3. 3. 全局布線區(qū)全局布線區(qū) 21第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 I/OI/O單元稱為輸入單元稱為輸入/ /輸出單元。它是器件外部封裝輸出單元。它是器件外部封裝引腳與內(nèi)部信號(hào)之間的接口電路。引腳與內(nèi)部信號(hào)之間的接口電路。 4. 4. I/OI/O單元結(jié)構(gòu)單元結(jié)構(gòu) F1輸出允許輸出允許選擇器選擇器F2輸出輸出選擇器選擇器F3輸出極性輸出極性選擇器選擇器F4輸入輸入選擇器選

21、擇器F5時(shí)鐘時(shí)鐘選擇器選擇器 F6時(shí)鐘極時(shí)鐘極性選擇器性選擇器 F7輸入輸入寄存器寄存器 22第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 4. 4. I/OI/O單元結(jié)構(gòu)單元結(jié)構(gòu) 通過對(duì)可編程單元通過對(duì)可編程單元F1F1F7F7的的8 8個(gè)編程點(diǎn)的編程，個(gè)編程點(diǎn)的編程，可使可使I/OI/O單元配置為幾種不同的組態(tài)：單元配置為幾種不同的組態(tài)： 輸入組態(tài)輸入組態(tài) PinPinD D Q QI/O單元時(shí)鐘單元時(shí)鐘寄存輸入寄存輸入 輸輸出出組態(tài)組態(tài) PinPin緩沖輸緩沖輸出出 PinPin反向反向緩沖輸緩沖輸出出 雙向雙向I/OI/O組態(tài)組態(tài) PinPin三態(tài)三態(tài)緩沖輸緩沖輸出出 I/O

22、PinI/O PinD QD QI/O單元時(shí)鐘單元時(shí)鐘帶有寄存器輸入帶有寄存器輸入的雙向的雙向I/OI/O端端 I/O PinI/O Pin雙向雙向I/OI/O端端 緩沖輸入緩沖輸入 PinPinD D Q QLELEI/O單元時(shí)鐘單元時(shí)鐘鎖存輸入鎖存輸入 PinPin23第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 5. 5. 宏塊結(jié)構(gòu)宏塊結(jié)構(gòu) 在在ispLSI1016ispLSI1016器件中，有兩個(gè)宏塊器件中，有兩個(gè)宏塊，每個(gè)宏塊包每個(gè)宏塊包括括8 8個(gè)通用邏輯塊（個(gè)通用邏輯塊（GLBGLB）、）、1616位輸入總線、位輸入總線、1 1個(gè)輸出個(gè)輸出布線區(qū)（布線區(qū)（ORPORP）、

23、）、1616個(gè)個(gè)I/OI/O單元、單元、2 2個(gè)專用輸入（個(gè)專用輸入（IN0IN0、IN1IN1）和和1 1個(gè)公用乘積項(xiàng)個(gè)公用乘積項(xiàng)OEOE。 24第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件輸出布線區(qū)（輸出布線區(qū)（ORPORP）：）：輸輸出出布布線線區(qū)區(qū)25第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件OEOE控制控制： 26第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 6. 6. 時(shí)鐘分配網(wǎng)絡(luò)時(shí)鐘分配網(wǎng)絡(luò) 作為作為GLBGLB時(shí)鐘時(shí)鐘作為作為I/OI/O單元的時(shí)鐘單元的時(shí)鐘 專用系統(tǒng)時(shí)鐘輸入專用系統(tǒng)時(shí)鐘輸入 27第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 2

24、.3 2.3 AlteraAltera公司的公司的CPLD CPLD AlteraAltera公司生產(chǎn)的公司生產(chǎn)的PLDPLD器件主要有：器件主要有：CPLDCPLD ClassicClassic系列系列 MAXMAX系列系列 FLEXFLEX系列系列 ACEXACEX系列系列 APEXAPEX系列系列 MercuryMercury系列系列 ExcaliburExcalibur系列系列 StratixStratix系列系列 CycloneCyclone系列系列FPGAFPGA28第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 MAXMAX系列產(chǎn)品采用乘積項(xiàng)陣列結(jié)構(gòu)，分為：系列產(chǎn)品采用乘積

25、項(xiàng)陣列結(jié)構(gòu)，分為： MAX9000MAX9000系列系列 MAX7000MAX7000系列系列 MAX5000MAX5000系列系列 MAX3000AMAX3000A系列系列 2.3.12.3.1 MAXMAX器件簡介器件簡介 器件系列器件系列 邏輯單元結(jié)構(gòu)邏輯單元結(jié)構(gòu) 互連結(jié)構(gòu)互連結(jié)構(gòu) 編程工藝編程工藝 用戶用戶I/O引腳引腳 可用門可用門 MAX9000 乘積項(xiàng) 連續(xù)式 EEPROM 168216 6 00012 000 MAX7000 乘積項(xiàng) 連續(xù)式 EEPROM 36212 60010 000 MAX5000 乘積項(xiàng) 連續(xù)式 EPROM 28100 6003 750 MAX3000A

26、乘積項(xiàng) 連續(xù)式 EEPROM 34158 6005 000 29第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 MAX7000SMAX7000S采用第二代的采用第二代的MAXMAX結(jié)構(gòu)，組成：結(jié)構(gòu)，組成： 邏輯陣列塊邏輯陣列塊LABLAB 可編程連線陣列可編程連線陣列PIAPIA I/OI/O控制塊控制塊 2.3.22.3.2 MAX7000SMAX7000S器件的結(jié)構(gòu)和原理器件的結(jié)構(gòu)和原理 宏單元宏單元MCMC 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)EPT EPT 30第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件MAX7000SMAX7000S的結(jié)構(gòu)：的結(jié)構(gòu)： PIAPIA31第第2 2章章 復(fù)

27、雜可編程邏輯器件復(fù)雜可編程邏輯器件 1. 1.邏輯陣列塊邏輯陣列塊 每個(gè)每個(gè)LABLAB由由1616個(gè)宏單元組成，并與各自對(duì)應(yīng)的個(gè)宏單元組成，并與各自對(duì)應(yīng)的I/OI/O控制塊相連接，各控制塊相連接，各LABLAB之間的連接通過可編程連之間的連接通過可編程連線陣列和全局總線實(shí)現(xiàn)。線陣列和全局總線實(shí)現(xiàn)。 LABLAB包括以下輸入信號(hào)包括以下輸入信號(hào)： 來自來自PIAPIA的的36個(gè)通用邏輯輸入信號(hào)；個(gè)通用邏輯輸入信號(hào)； 用于輔助寄存器功能的全局控制信號(hào)；用于輔助寄存器功能的全局控制信號(hào)； 從從I/OI/O引腳到寄存器的直接輸入信號(hào)。引腳到寄存器的直接輸入信號(hào)。 32第第2 2章章 復(fù)雜可編程邏輯器

28、件復(fù)雜可編程邏輯器件 2. 2.宏單元宏單元MCMC MCMC用來實(shí)現(xiàn)各種具體的邏輯功能，可以獨(dú)立地用來實(shí)現(xiàn)各種具體的邏輯功能，可以獨(dú)立地配置成組合邏輯或時(shí)序邏輯。配置成組合邏輯或時(shí)序邏輯。 組成：組成：邏輯陣列邏輯陣列 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 可編程寄存器可編程寄存器 多路選擇器多路選擇器 33第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件宏單元結(jié)構(gòu)：宏單元結(jié)構(gòu)： 34第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（1 1）邏輯陣列和乘積項(xiàng)選擇矩陣）邏輯陣列和乘積項(xiàng)選擇矩陣 用來實(shí)現(xiàn)宏單元的組合邏輯函數(shù)。用來實(shí)現(xiàn)宏單元的組合邏輯函數(shù)。 邏輯陣列：邏輯陣

29、列：組成與陣列，為乘積項(xiàng)選擇矩陣提組成與陣列，為乘積項(xiàng)選擇矩陣提供供5 5個(gè)乘積項(xiàng)。個(gè)乘積項(xiàng)。 乘積項(xiàng)選擇矩陣：乘積項(xiàng)選擇矩陣：用來實(shí)現(xiàn)用來實(shí)現(xiàn)5 5個(gè)乘積項(xiàng)的邏輯個(gè)乘積項(xiàng)的邏輯函數(shù)，或?qū)⑦@函數(shù)，或?qū)⑦@5 5個(gè)乘積項(xiàng)作為可編程寄存器的控制個(gè)乘積項(xiàng)作為可編程寄存器的控制信號(hào)，實(shí)現(xiàn)寄存器的復(fù)位、置位、時(shí)鐘輸入和時(shí)鐘信號(hào)，實(shí)現(xiàn)寄存器的復(fù)位、置位、時(shí)鐘輸入和時(shí)鐘使能等功能。使能等功能。 35第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（2 2）擴(kuò)展乘積項(xiàng)）擴(kuò)展乘積項(xiàng)EPTEPT EPTEPT包括共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)兩部分，用來包括共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)兩部分，用來補(bǔ)充宏單元的邏輯資源。補(bǔ)充宏

30、單元的邏輯資源。 共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng) ：每個(gè)每個(gè)LABLAB有有1616個(gè)共享擴(kuò)展項(xiàng)，這個(gè)共享擴(kuò)展項(xiàng)，這些擴(kuò)展項(xiàng)是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng)些擴(kuò)展項(xiàng)是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng), ,并將它們反相后反饋到相應(yīng)的邏輯陣列中，進(jìn)行集并將它們反相后反饋到相應(yīng)的邏輯陣列中，進(jìn)行集中使用，實(shí)現(xiàn)邏輯資源共享。中使用，實(shí)現(xiàn)邏輯資源共享。 采用共享擴(kuò)展后，每個(gè)擴(kuò)展乘積項(xiàng)都可以被采用共享擴(kuò)展后，每個(gè)擴(kuò)展乘積項(xiàng)都可以被LABLAB中的任何一個(gè)宏單元或全部宏單元使用和共享，從中的任何一個(gè)宏單元或全部宏單元使用和共享，從而可以實(shí)現(xiàn)更為復(fù)雜的邏輯函數(shù)。而可以實(shí)現(xiàn)更為復(fù)雜的邏輯函數(shù)。 36第第2 2章章

31、復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件共享擴(kuò)展項(xiàng)的結(jié)構(gòu)：共享擴(kuò)展項(xiàng)的結(jié)構(gòu)： 來自來自PIAPIA的的36個(gè)信號(hào)個(gè)信號(hào)16個(gè)共享個(gè)共享擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)宏單元宏單元乘積項(xiàng)邏輯乘積項(xiàng)邏輯宏單元宏單元乘積項(xiàng)邏輯乘積項(xiàng)邏輯37第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件（2 2）擴(kuò)展乘積項(xiàng)）擴(kuò)展乘積項(xiàng)EPTEPT EPTEPT包括共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)兩部分，用來包括共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)兩部分，用來補(bǔ)充宏單元的邏輯資源。補(bǔ)充宏單元的邏輯資源。 并聯(lián)擴(kuò)展項(xiàng)：并聯(lián)擴(kuò)展項(xiàng)：是一些宏單元中未使用的乘積項(xiàng)，是一些宏單元中未使用的乘積項(xiàng)，將這些乘積項(xiàng)直接分配到鄰近的宏單元中，以實(shí)現(xiàn)邏將這些乘積項(xiàng)直接分配

32、到鄰近的宏單元中，以實(shí)現(xiàn)邏輯資源共享輯資源共享, ,完成快速復(fù)雜的邏輯函數(shù)。完成快速復(fù)雜的邏輯函數(shù)。 并聯(lián)擴(kuò)展項(xiàng)允許多達(dá)并聯(lián)擴(kuò)展項(xiàng)允許多達(dá)2020個(gè)乘積項(xiàng)直接饋送到宏單個(gè)乘積項(xiàng)直接饋送到宏單元的或邏輯，其中元的或邏輯，其中5 5個(gè)乘積項(xiàng)是由宏單元自身提供的個(gè)乘積項(xiàng)是由宏單元自身提供的, ,其余的其余的1515個(gè)為并聯(lián)擴(kuò)展項(xiàng)，由個(gè)為并聯(lián)擴(kuò)展項(xiàng)，由LABLAB中鄰近的宏單元提中鄰近的宏單元提供。供。 38第第2 2章章 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)：并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)： 宏單元宏單元乘積項(xiàng)邏輯乘積項(xiàng)邏輯來自來自PIAPIA的的36個(gè)信號(hào)個(gè)信號(hào)16個(gè)共享個(gè)共享擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)置位信號(hào)置位信號(hào)時(shí)鐘信號(hào)時(shí)鐘信號(hào)