一位全加器電路版圖設(shè)計

1、目錄1 緒論11.1 設(shè)計背景11.2 設(shè)計目標12一位全加器電路原理圖編輯22.1 一位全加器電路結(jié)構(gòu)22.2 一位全加器電路仿真分析波形32.3 一位全加器電路的版圖繪制42.4 一位全加器版圖電路仿真并分析波形42.5 LVS檢查匹配6總結(jié)7參考文獻8附錄一：電路原理圖網(wǎng)表9附錄二：版圖網(wǎng)表111.1 設(shè)計背景Tanner集成電路設(shè)計軟件是由TannerResearch公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。早期的集成電路版圖編輯器L-Edit在國內(nèi)已具有很高的知名度。TannerEDATools也是在L-Edit的基礎(chǔ)上建立起來的。整個設(shè)計工具總體上可以歸納為電路

2、設(shè)計級和版圖設(shè)計級兩大部分，即以S-Edit為核心的集成電路設(shè)計、模擬、驗證模塊和以L-Edit為核心的集成電路版圖編輯與自動布圖布線模塊。Tanner軟件包括S-Edit,T-Spice,L-Edit與lvS1。L-EditPro是TannerEDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強大而且完善的功能包括從IC設(shè)計到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級的IC設(shè)計軟件。L-EditPro包含IC設(shè)計編輯器(LayoutEditor)、自動布線系統(tǒng)(StandardCellPlace&Route)、線上設(shè)計規(guī)則檢查器(DRC、組

3、件特性提取器(DeviceExtractor)、設(shè)計布局與電路netlist的比較器(LVS)、CMOSLibrary>MarcoLibrary,這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-EditPro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。1.2 設(shè)計目標1 .用tanner軟件中的原理圖編輯器S-Edit編輯一位全加器電路原理圖2 .用tanner軟件中的TSpice對一位全加器的電路進行仿真并分析波形3 .用tanner軟件中的版圖編輯器L-Edit進行一位全加器電路的版圖繪制，并進行DRC僉證4 .用tanner軟件中的TSpice對一位

4、全加器的版圖進行仿真并分析波形5 .用tanner軟件的layout-Edit中的lvs功能對一位全加器進行LVS檢驗觀察原理圖與版圖的匹配程度2一位全加器電路原理圖編輯2.1 一位全加器電路結(jié)構(gòu)一位全加器電路是數(shù)據(jù)運算和數(shù)字信號處理中應(yīng)用最廣泛的組合模塊之一。全加器電路由傳統(tǒng)的CMO也路構(gòu)成，整個電路分為4行，P管與N管各兩行。由于進位電路的器件數(shù)少，用第2和第3行組成進位電路的前級，第1行和第4行組成求和電路的前級。由于第2、3行的器件比1、4少，具有源區(qū)水平方向的長度比第1、4行短，可以讓多晶C從第1行延伸到第4行而不跨越第2.3行的有源區(qū)，避免了形成寄生MOST的可能。PMOST的襯底

5、連接系統(tǒng)最高電位，NMOSI的襯底連接系統(tǒng)的最低電位20電路原理圖如圖2.1所示：圖2.1一位全加器電路原理圖2.2 一位全加器電路仿真分析波形給一位全加器電路網(wǎng)表輸入高電平電源電壓VDDffi低電平GND添加庫，加入激勵，再進行瞬態(tài)分析冏，.includeF:13tannerTSpice70modelsml2_125.mdvvddVDDGND5vaAGNDPULSE(0505n5n50n100n)vbBGNDPULSE(0505n5n60n120n)vcCGNDPULSE(0505n5n70n140n).tran/op10n400nmethod=bdf.printtranv(A)v(B)v(

6、C)v(SUM)v(CO)對一位全加器電路進行TSpice進行仿真，分析輸出波形與自己設(shè)計電路的邏輯功能是否一致。波形圖如下圖2.2所示：nWdrVdym收呻工"加mhwflh.刪出新/10«回2.3 一位全加器電路的版圖繪制用L-Edit版圖繪制軟件對一位全加器電路進行版圖繪制，同時進行DRC僉查，對于進位和求和的輸出反相器都采用了比較大的寬長比，進位從左面輸出，求和從右面輸出，整個版圖的寬度和長度顯得比較適中。一位全加器版圖如圖2.3所示：DRCCompete7Displsy工HZErrorBavijattr0E圖2.3一位全加器電路版圖及DRC僉證結(jié)果2.4 一位全加

7、器版圖電路仿真并分析波形給一位全加器版圖網(wǎng)表輸入高電平電源電壓VDDf低電平GND添加庫，加入激勵，再進行瞬態(tài)分析,.includeF:13tannerTSpice70modelsml2_125.mdvvddVDDGND5vaAGNDPULSE(0505n5n50n100n)vbBGNDPULSE(0505n5n60n120n)vcCGNDPULSE(0505n5n70n140n).tran/op10n400nmethod=bdf.printtranv(A)v(B)v(C)v(SUM)v(CO)對一位全加器版圖進行TSpice進行仿真，分析輸出波形與自己設(shè)計電路的邏輯功能是否一致。波形圖如下圖

8、2.4所示:二*;小心汨丁丁中(慵、F惘me力詞L別©品心工目的班后0就ftmns能加Hep口羯理“MM可力打“TEFTH1».X2.5 LVS檢查匹配用layout-Edit中的lvs對一位全加器進行LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，分析輸出結(jié)果檢查一位全加器電路原理圖與版圖的匹配程度；輸出結(jié)果如下圖2.5所示:圖2.5一位全加器LVS檢查匹配圖由上圖的Circuitsareequal.可得電路原理圖和版圖完全匹配總結(jié)本次版圖課程設(shè)計使用tanner軟件繪出一位全加器的電路原理圖，版圖并進行仿真與匹配檢查。在繪制電路原理圖過程中，由于改錯了EXPOR

9、Tnetlist的路徑，所以在導(dǎo)出網(wǎng)表的時候出現(xiàn)問題，把原來的庫文件給覆蓋了，最后復(fù)制新的庫文件才把問題解決了。在繪制版圖的時候要注意交疊的距離，間距，因為所要畫的管子多所以盡量要節(jié)省面積，所以盡量用最小寬度來畫。最后還要進行DRC僉查。在導(dǎo)出網(wǎng)表的時候一定要先ReplaceSetup,如果不進行這一步那么后面不能導(dǎo)出網(wǎng)表，在lvs匹配檢查的時候一定要把庫文件加入電路原理圖，否則在匹配的時候就會出現(xiàn)警告，并且在匹配檢查的時候一定要把激勵屏蔽。在TSpice仿真時候要把激勵加入，要仿真的時序加上，最后要分析仿真出來的波形與自己設(shè)計的電路邏輯是不是一致。在本次的課設(shè)中在出錯和改錯的過程中，激起我對

10、版圖設(shè)計較強的興趣，在實際運用中結(jié)合理論知識才能更好的融會貫通，更好的掌握和理解知識。所以經(jīng)過這次課程設(shè)計，讓我對版圖這門學(xué)科的理論知識和實際應(yīng)用的軟件使用方面有更深的認識，增強自己的綜合能力。同時要感謝張老師和同學(xué)的無私幫助，讓我順利的完成本次的設(shè)計。參考文獻1陸瑞強編著.TannerPro集成電路設(shè)計與布局實戰(zhàn)指導(dǎo).北京：科學(xué)出版社,2007.2王志功，竇建華等譯.CMOS1成電路-分析與設(shè)計.北京：電子工業(yè)出版社（第三版）,2004.10.3R.JacobBaker,HarryWLi,DavidE.Boyce著，陳中建主譯.CMOSt路設(shè)計一布局與仿真.北京：機械工業(yè)出版社,2006.1

11、.附錄一：電路原理圖網(wǎng)表* SPICEnetlistwrittenbyS-EditWin327.03* WrittenonJul2,2013at19:10:56* Waveformprobingcommands*probe.optionsprobefilename="F:13tannerwubingfeng110.dat"+probesdbfile="F:13tannerwubingfeng.sdb”+probetopmodule="Module0".includeF:13tannerTSpice70modelsml2_125.mdvvddVD

12、DGND5vaAGNDPULSE(0505n5n50n100n)vbBGNDPULSE(0505n5n60n120n)vcCGNDPULSE(0505n5n70n140n).tran/op10n400nmethod=bdf.printtranv(A)v(B)v(C)v(SUM)v(CO)* Maincircuit:Module。M1GndBN39GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM2sumN31GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM3N27CGndGndNMOSL=2uW=22uAD=66pPD=2

13、4uAS=66pPS=24uM4N27AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM5N33CN34GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM6GndCN40GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM7N34BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM8N40BN41GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM9N39AN33GndNMOSL=2uW=22uAD=66pPD=24uAS=6

14、6pPS=24uM10N34AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM11CON33GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM12N27BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM13N31N33N27GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM14N41AN31GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM15N29CVddVddPMOSL=2uW=22uAD=66pPD=24uA

15、S=66pPS=24uM16VddCN37VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM17VddBN35VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM18N35AN33VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM19N29BVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM20N31N33N29VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM21N36BVddVddPMOSL=2uW=22uAD=66pPD=24

16、uAS=66pPS=24uM22N33CN36VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM23N29AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM24CON33VddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM25N38AN31VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM26N37BN38VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM27sumN31VddVddPMOSL=2uW=22uAD=66pPD

17、=24uAS=66pPS=24uM28N36AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u*Endofmaincircuit:Module。附錄二：版圖網(wǎng)表* CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;* TDBFile:F:13tannerbantuwubingfeng.tdb* Cell:Cell0Version1.134* ExtractDefinitionFile:.LEdit90SamplesSPRexample1lights.ext*

18、 ExtractDateandTime:07/02/2013-22:10.includeF:13tannerTSpice70modelsml2_125.mdvvddVDDGND5vaAGNDPULSE(0505n5n50n100n)vbBGNDPULSE(0505n5n60n120n)vcCGNDPULSE(0505n5n70n140n).tran/op10n400nmethod=bdf.printtranv(A)v(B)v(C)v(SUM)v(CO)* Warning:LayerswithUnassignedAREACapacitance.* <PolyResistorID>*

19、<Poly2ResistorID>* <NDiffResistorID>* <PDiffResistorID>* <PBaseResistorID>* <NWellResistorID>* Warning:LayerswithUnassignedFRINGECapacitance.* <PadComment>* <Poly1-Poly2CapacitorID>* <PolyResistorID>* <Poly2ResistorID>* <NDiffResistorID>* &

20、lt;PDiffResistorID>* <PBaseResistorID>* <NWellResistorID>* Warning:LayerswithZeroResistance.* <PadComment* <Poly1-Poly2CapacitorID>* <NMOSCapacitorID>* <PMOSCapacitorID>* NODENAMEALIASES* 1=SUM(29,27.5)* 7=CO(-138.5,36.5)* 12=B(-77.5,99)* 15=GND(20.5,34.5)* 16=A(-

21、85.5,99)* 17=C(-69.5,99)* 19=VDD(19.5,86.5)M1SUM2VDDVDDPMOSL=2uW=11u* M1DRAINGATESOURCEBULK(371582)M221310VDDPMOSL=2uW=11u* M2DRAINGATESOURCEBULK(-2671-2482)M35B6VDDPMOSL=2uW=11u* M3DRAINGATESOURCEBULK(-1171-982)M4VDDC5VDDPMOSL=2uW=11u* M4DRAINGATESOURCEBULK(-571-382)M510CVDDVDDPMOSL=2uW=11u* M5DRAI

22、NGATESOURCEBULK(-3471-3282)M66A2VDDPMOSL=2uW=11u* M6DRAINGATESOURCEBULK(-1771-1582)M7SUM2GNDGNDNMOSL=2uW=6u* M7DRAINGATESOURCEBULK(340546)M82138GNDNMOSL=2uW=6u* M8DRAINGATESOURCEBULK(-2640-2446)M93B4GNDNMOSL=2uW=6u* M9DRAINGATESOURCEBULK(-1140-946)M10GNDC3GNDNMOSL=2uW=6u* M10DRAINGATESOURCEBULK(-540

23、-346)M118CGNDGNDNMOSL=2uW=6u* M11DRAINGATESOURCEBULK(-3440-3246)M124A2GNDNMOSL=2uW=6u* M12DRAINGATESOURCEBULK(-1740-1546)M13VDDB10VDDPMOSL=2uW=11u* M13DRAINGATESOURCEBULK(-4271-4082)M14VDDB18VDDPMOSL=2uW=11u* M14DRAINGATESOURCEBULK(-5871-5682)M1511BVDDVDDPMOSL=2uW=11u* M15DRAINGATESOURCEBULK(-7871-7682)M1613C11VDDPMOSL=2uW=11u* M16DRAINGATESOURCEBULK(-7071-6882)M1710AVDDVDDPMOSL=2uW=11u* M17DRAINGATESOURCEBULK(-5071-4882)M18