第組合邏輯電路學習教案

1、會計學1第第 組合組合(zh)邏輯電路邏輯電路第一頁，共64頁。第1頁/共63頁第二頁，共64頁。第2頁/共63頁第三頁，共64頁。ABCF&7.1.1 組合組合(zh)邏輯電路的分析邏輯電路的分析邏輯圖邏輯圖邏輯邏輯(lu j)表達表達式式 1 1 最簡與或最簡與或表達式表達式 2 ABX BCY CAZ XYZF 2 CABCABFACBCABXYZF 第3頁/共63頁第四頁，共64頁。A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達式表達式 3 真值表真值表CABCABF 3 4 電路的邏電路的邏輯輯(lu

2、j)功能功能當輸入A、B、C中有2個或3個為1時，輸出F為1，否則輸出F為0。所以這個電路實際上是一種(y zhn)3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 第4頁/共63頁第五頁，共64頁。Z1111ABCFXY1邏輯圖邏輯圖BBACBABYXZFBYXZBAYCBAX邏輯邏輯(lu j)表達式表達式BABBABBACBAF最簡與或最簡與或表達式表達式第5頁/共63頁第六頁，共64頁。真值表真值表A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實用與非門實現(xiàn)現(xiàn)(shxin)電路的輸出F只與輸入A

3、、B有關，而與輸入C無關。F和A、B的邏輯關系為：A、B中只要一個為0，F(xiàn)=1；A、B全為1時，F(xiàn)=0。所以(suy)F和A、B的邏輯關系為與非運算的關系。電路的邏輯電路的邏輯(lu j)功能功能ABBAF第6頁/共63頁第七頁，共64頁。ABCFXYZ&1&邏輯圖邏輯圖邏輯邏輯(lu j)表達表達式式最簡與或最簡與或表達式表達式ABCCABCBABCAZYXFABCCZABCBYABCAXABCCBACBACBAF)(第7頁/共63頁第八頁，共64頁。真值表真值表電路的邏輯電路的邏輯(lu j)功能功能A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1

4、110000001由真值表可知，當3個輸入變量A、B、C取值一致時，輸出(shch)F=1，否則輸出(shch)F=0 。所以這個電路可以判斷3個輸入變量的取值是否一致，故稱為判一致電路。第8頁/共63頁第九頁，共64頁。邏輯圖邏輯圖邏輯邏輯(lu j)表達式表達式最簡與或最簡與或表達式表達式Y&A&F1F2BCBCBCAFBCAF21BCABCBCAFBCAF21第9頁/共63頁第十頁，共64頁。真值表真值表電路的邏輯電路的邏輯(lu j)功能功能A B CF1 F20 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 01 01 01 10 10 10 11

5、1由真值表可知，當3個輸入變量(binling)A、B、C表示的二進制數(shù)小于或等于2時，F(xiàn)1=1；當這個二進制數(shù)在4和6之間時， F2=1 ；而當這個二進制數(shù)等于3或等于7時F1和F2都為1。因此，這個邏輯電路可以用來判別輸入的3位二進制數(shù)數(shù)值的范圍。第10頁/共63頁第十一頁，共64頁。7.1.2 組合邏輯電路組合邏輯電路(lu j din l)的設計的設計真值真值表表電路電路(dinl)功能描功能描述述設樓上開關為A，樓下開關為B，燈泡為F。并設開關A、B擲向上方時為1，擲向下方時為0；燈亮時F為1，燈滅時F為0。根據(jù)邏輯要求列出真值表。 1 窮舉法 1 BA220VF實際電路圖：A BF

6、0 00 11 01 11001第11頁/共63頁第十二頁，共64頁。 2 邏輯邏輯(lu j)表達式或卡表達式或卡諾圖諾圖最簡與或最簡與或表達式表達式化簡 3 2 ABBAF已為最簡與或表達式 4 邏輯邏輯(lu j)變換變換 5 邏輯電路邏輯電路(lu j din l)圖圖ABF=1用與非門實現(xiàn)BAY用同或門實現(xiàn)ABF&1&1第12頁/共63頁第十三頁，共64頁。真值表真值表電路電路(dinl)功能描功能描述述設紅、綠、黃燈分別用A、B、C表示，燈亮時其值為1，燈滅時其值為0；輸出報警信號用F表示，燈正常工作(gngzu)時其值為0，燈出現(xiàn)故障時其值為1。根據(jù)邏輯要求列出真值表。 1 1

7、A B CFA B CF0 0 00 0 10 1 00 1 110001 0 01 0 11 1 01 1 10111第13頁/共63頁第十四頁，共64頁。 2 邏輯邏輯(lu j)表達式表達式最簡與或最簡與或表達式表達式 3 2 4 邏輯邏輯(lu j)變換變換ABCCABCBACBAF 3 ACABCBABBACCCABCBACBAABCCABABCCBAF)()( 4 ACABCBAF 第14頁/共63頁第十五頁，共64頁。 5 邏輯電路邏輯電路(lu j din l)圖圖ACABCBAF 5 ABCF&111第15頁/共63頁第十六頁，共64頁。真值表真值表電路電路(dinl)功能描

8、功能描述述設主裁判為變量(binling)A，副裁判分別為B和C；表示成功與否的燈為F，根據(jù)邏輯要求列出真值表。 1 1 A B CFA B CF0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAF 2 邏輯表達式邏輯表達式第16頁/共63頁第十七頁，共64頁。ABCF& 3 最簡與或最簡與或表達式表達式 4 5 邏輯邏輯(lu j)變換變換邏輯電邏輯電路路(lu j din l)圖圖 3 4 5 ACABFACABBBACCCABCBAABCCABABCABCCABCBAF)()(第17頁/共63頁第十八頁，共64頁。真值

9、真值表表電路電路(dinl)功能描功能描述述 1 1 設輸入變量為A、B、C，分別代表(dibio)特快、直快和普客3種列車，有發(fā)車請求時其值為1，無發(fā)車請求時其值為0。輸出發(fā)車信號分別用F1、F2、F3表示，F(xiàn)1=1表示允許特快列車發(fā)車， F2=1表示允許直快列車發(fā)車， F3=1表示允許普客列車發(fā)車。根據(jù)3種列車發(fā)車的優(yōu)先級別，可列出該優(yōu)先發(fā)車的排隊邏輯電路的真值表。第18頁/共63頁第十九頁，共64頁。A B CF1 F2 F30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 01 0 01 0 01 0 01 0 0 2

10、 邏輯邏輯(lu j)表表達式及化簡達式及化簡 2 CBAFBABCACBAFAABCCABCBACBAF321第19頁/共63頁第二十頁，共64頁。 3 畫邏輯圖畫邏輯圖 3 F3AF2&11F1BCCBAFBAFAF321第20頁/共63頁第二十一頁，共64頁。真值真值表表電路功電路功能能(gngnng)描述描述 1 1 設A、B、C有信號時其值為1，無信號時其值為0；F1、F2、F3工作時其值為1，不工作時其值為0。根據(jù)(gnj)要求，可列出該問題的真值表。第21頁/共63頁第二十二頁，共64頁。A B CF1 F2 F30 0 00 0 10 1 00 1 11 0 01 0 11 1

11、 01 1 10 0 00 0 00 0 00 1 00 0 00 0 11 0 01 1 1 2 邏輯邏輯(lu j)表表達式及化簡達式及化簡 2 CAABCCBAFBCABCBCAFABABCCABF321第22頁/共63頁第二十三頁，共64頁。 3 畫邏輯圖畫邏輯圖 3 CAFBCFABF321F3AF2&1F1BC&1&1第23頁/共63頁第二十四頁，共64頁。第24頁/共63頁第二十五頁，共64頁。1、半半加加器器7.2.1 加法器加法器能對兩個1位二進制數(shù)進行相加而求得和及進位(jnwi)的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01

12、00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)(ji sh)本位(bnwi)的和向高位的進位第25頁/共63頁第二十六頁，共64頁。2、全加器、全加器能對兩個1位二進制數(shù)進行相加并考慮(kol)低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加數(shù)， Ci-1：低位來的進位(jnwi)，Si：本位的和， Ci：向高位的進位(jnw

13、i)。iiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()(11111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAS第26頁/共63頁第二十七頁，共64頁。iiiiiiBACBAC1)(全加器的邏輯全加器的邏輯(lu j)圖和邏輯圖和邏輯(lu j)符號符號=1&AiBiCi-1SiCi 邏輯圖圖2-2-3 全加器的邏輯圖和符號&=11iiiiCBASAiBiCi-1SiCiCI CO邏輯符號第27頁/共63頁第二十八頁，共64頁。實現(xiàn)(sh

14、xin)多位二進制數(shù)相加的電路稱為加法器。串行進位串行進位(jnwi)加加法器法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳遞的，速度不高。為了提高運算速度，在邏輯設計上采用超前進位的方法，即每一位的進位根據(jù)各位的輸入同時預先形成，而不需要等到低位的進位送來后才形成，這種結構的多位數(shù)加法器稱為超前進位加法器。第28頁/共63頁第二十九頁，共64頁。7.2.2 數(shù)值數(shù)值(shz)比較器比較器用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為(chn wi)數(shù)值比較器。設AB時L11

15、；AB時L21；AB時L31。得1位數(shù)值(shz)比較器的真值表。A BL1(AB) L2(AB)L3(A=B)L1(AB)&邏邏輯輯(lu j)表表達達式式邏邏輯輯圖圖第30頁/共63頁第三十一頁，共64頁。7.3.1 二進制編碼器二進制編碼器實現(xiàn)編碼(bin m)操作的電路稱為編碼(bin m)器。輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 13位位二二進進制制編編碼碼器器輸入輸入8個互斥的信號輸個互斥的信號輸出出(shch)3位二進制位二進制代碼代碼真真值值表表第31頁/共63頁第三十二頁，共64

16、頁。753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1Y2 Y1 Y0由或門構成111邏邏輯輯(lu j)表表達達式式邏邏輯輯圖圖第32頁/共63頁第三十三頁，共64頁。I7 I6 I5 I4 I3 I2 I1Y2 Y1 Y0&由與非門構成1111111753107632176542IIIIYIIIIYIIIIY第33頁/共63頁第三十四頁，共64頁。輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0

17、 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1輸入輸入10個互斥的數(shù)碼個互斥的數(shù)碼(shm)輸出輸出4位二進位二進制代碼制代碼真真值值表表7.3.2 二十進制編碼器二十進制編碼器第34頁/共63頁第三十五頁，共64頁。9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏邏輯輯(lu j)表表達達式式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0由或門構成1111邏邏輯輯圖圖第35頁/共63頁第三十六頁，共64頁

18、。9753107632176542983IIIIIYIIIIYIIIIYIIYI9 I8 I7 I6 I5 I4 I3 I2 I1Y3 Y2 Y1 Y0111111111&第36頁/共63頁第三十七頁，共64頁。在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有(jyu)單方面排斥的特性。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1

19、10 1 00 0 10 0 0真真值值表表7.3.3 優(yōu)先優(yōu)先(yuxin)編碼器編碼器第37頁/共63頁第三十八頁，共64頁。12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯邏輯(lu j)表表達式達式第38頁/共63頁第三十九頁，共64頁。邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先(yuxin)編編碼碼器

20、器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(y )輸出端和輸入端都加上反相器就可以了。第39頁/共63頁第四十頁，共64頁。7.4.1 二進制譯碼器二進制譯碼器譯碼器就是把一種代碼轉換為另一種代碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為(chn wi)譯碼，實現(xiàn)譯碼操作的電路稱為(chn wi)譯碼器。設二進制譯碼器的輸入端為n個，則輸出(shch)端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出(shch)中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入(shr)變量的全部狀態(tài)，故又稱為變量譯碼器。第40頁/共63頁第四十一頁，共64頁。3位二進制

21、譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸入：輸入：3位二進制代碼位二進制代碼(di m)輸出：輸出：8個互斥個互斥的信號的信號第41頁/共63頁第四十二頁，共64頁。01270126012501240123012201210

22、120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯邏輯(lu j)表表達式達式邏輯圖邏輯圖電路特點電路特點(tdin)：與門組成的：與門組成的陣列陣列3 線-8 線譯碼器第42頁/共63頁第四十三頁，共64頁。集成集成(j chn)二進制譯碼器二進制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S2 S3 S1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4

23、 Y5 Y6Y7A0 A1 A2 S2 S3 S1(a) 引腳排列圖(b) 邏輯功能示意圖A2、 A1、 A0為 二 進 制 譯 碼 輸 入 端 ，07 YY為 譯 碼輸 出 端 （ 低 電 平 有 效 ） ， S1、2S、3S為 選 通 控 制 端 。當11S、032 SS時 ， 譯 碼 器 處 于 譯 碼 狀 態(tài) ； 當01S、132 SS時 ， 譯 碼 器 處 于 禁 止 狀 態(tài) 。第43頁/共63頁第四十四頁，共64頁。輸 入使 能選 擇輸 出S1 32SS A2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 1

24、0 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸入輸入(shr)(shr)：自然二進：自然二進制碼制碼輸出輸出(shch)(shch)：低電：低電平有效平有效74LS138的真值表的真值表第44頁/共63頁第四十五頁，共64頁。例例 用用3/83/8線譯碼器線譯碼器74LS13874L

25、S138和兩個和兩個(lin )(lin )與非門實現(xiàn)與非門實現(xiàn)全加器。全加器。解解 全加器的函數(shù)全加器的函數(shù)(hnsh)(hnsh)表達表達式為：式為：1111111iiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBACCBACBACBACBAS將輸入變量Ai、Bi、分別對應(duyng)地接到譯碼器的輸入端A2、A1、A0，由上述邏輯表達式及74LS138的真值表可得：17161514131211 iiiiiiiiiiiiiiiiiiiiiCBAYCBAYCBAYCBAYCBAYCBAYCBAY第45頁/共63頁第四十六頁，共64頁。因此(ync)得出：742174

26、21YYYYYYYYSi76537653YYYYYYYYCi接線圖：&AiBiCi-1 1SiCiA2 Y0A1 Y1A1 Y2 Y3 Y4S1 Y5S2 Y6S3 Y774LS138第46頁/共63頁第四十七頁，共64頁。二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字(shz)相對應的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。把二-十進制代碼(di m)翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。7.4.2 二二-十進制譯碼器十進制譯碼器第4

27、7頁/共63頁第四十八頁，共64頁。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01

28、0 0 0 0 0 0 0 0 0真值表真值表第48頁/共63頁第四十九頁，共64頁。01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯邏輯(lu j)表達式表達式邏輯圖邏輯圖第49頁/共63頁第五十頁，共64頁。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCC

29、abcdefgh數(shù)數(shù)碼碼(shm)顯顯示示器器用來驅動各種( zhn)顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。7.4.3 顯示顯示(xinsh)譯碼譯碼器器第50頁/共63頁第五十一頁，共64頁。第51頁/共63頁第五十二頁，共64頁。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極(ynj)第52頁/共63頁第五十三頁，共64頁。顯示顯示(xinsh)譯碼器譯碼器真值表真值表真值表僅適用真值表僅適用(shyng)(shyng)于共陰于共陰極極LEDLED輸 入輸 出A3 A2 A1 A

30、0a b c d e f g顯示字形0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 1第53頁/共63頁第五十四頁，共64頁。7.5.1 數(shù)據(jù)數(shù)據(jù)(shj)選擇器選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1

31、D0 D1 D2 D3013012011010AADAADAADAADY真值表真值表邏輯邏輯(lu j)表達式表達式地地址址(dzh)變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器第54頁/共63頁第五十五頁，共64頁。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y第55頁/共63頁第五十六頁，共64頁。 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成集成(j chn)雙雙4選選1數(shù)據(jù)

32、選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選時芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；S=1時芯片被禁止，時芯片被禁止，Y0。第56頁/共63頁第五十七頁，共64頁。集成集成(j chn)8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND第57頁/共63頁第五十八頁，共64頁。輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1