EDA試題庫建設--結果

1、EDA式題庫建設70%基礎題，20%中檔題，10%提高題（試題容量：20套試卷，其中每套試題填空題10空（每空2分），選擇題10題（每題2分），簡答題4題（每題5分），分析題2題（每題10分），設計題2題（每題10分）?；A題部分填空題（140空）1一般把EDA技術的發(fā)展分為（CAD）、（CAE）和（EDA）三個階段。2EDA設計流程包括（設計準備）、（設計輸入）、（設計處理）和（器件編程）四個步驟。3時序仿真是在設計輸入完成之后，選擇具體器件并完成布局、布線之后進行的時序關系仿真,因此又稱為（功能仿真）。4VHDL的數據對象包括（變量）、（常量）和（信號），它們是用來存放各種類型數據的容器。

2、5圖形文件設計結束后一定要通過（仿真），檢查設計文件是否正確。6.以EDA方式設計實現(xiàn)的電路設計文件，最終可以編程下載到（FPGA）或者（CPLD）芯片中，完成硬件設計和驗證。7. MAX+PLUS的文本文件類型是（.VHD）。8. 在PC上利用VHDL進行項目設計，不允許在（根目錄）下進行，必須在根目錄為設計建立一個工程目錄。9. VHDL源程序的文件名應與（實體名）相同，否則無法通過編譯。10. 常用EDA的設計輸入方式包括（文本輸入方式）、（圖形輸入方式）、（波形輸入方式）。11. 在VHDL程序中，（實體）和（結構體）是兩個必須的基本部分。12. 將硬件描述語言轉化為硬件電路的重要工具

3、軟件稱為（HDL綜合器）。13、VHDL的數據對象分為（常量）、（變量）和（信號）3類。14、VHDL的操作符包括（算術運算符）和（符號運算符）。15、常用硬件描述語言有（VerilogHDL）、（AHDL）以及（VHDL）。16、VHDL基本語句有（順序語句）、（并行語句）和屬性自定義語句。17、VHDL同或邏輯操作符是（XNOR）。18、原理圖文件類型后綴名是（.GDF），VerilogHDL語言文本文件類型的后綴名是（.V）。19、十六進制數16#E#E1對應的十進制數值是（224）。20、一個完整的VHDL程序應包含三個基本部分，即庫文件說明、（程序包應用說明）和（實體和結構體說明）。

4、21、VHDL不等于關系運算符是（/=）。22、STD_LOGIC_1164程序包是（IEEE）庫中最常用的程序包。23. 文本輸入是指采用（硬件描述語言）進行電路設計的方式。24. 當前最流行的并成為IEEE標準的硬件描述語言包括（vhdl）和（verilog）。25. 采用PLD進行的數字系統(tǒng)設計，是基于（芯片）的設計或稱之為（自底向上）的設計。26. 硬件描述語言HDL給PLD和數字系統(tǒng)的設計帶來了更新的設計方法和理念，產生了目前最常用的并稱之為（自頂向下）的設計法。27. EDA工具大致可以分為（設計輸入編輯器）、（仿真器）、（hdl綜合器）、（適配器）以及（下載器）等5個模塊。28將

5、硬件描述語言轉化為硬件電路的重要工具軟件稱為（綜合器）。29用MAX+plusII輸入法設計的文件不能直接保存在（根目錄）上，因此設計者在進入設計之前，應當在計算機中建立保存設計文件的（工程）。30.若在MAX+plusll集成環(huán)境下，執(zhí)行原理圖輸入設計方法，應選擇（blockdiagram/Schematic）命令方式。31若在MAX+plusll集成環(huán)境下，執(zhí)行文本輸入設計方法，應選擇（.vhd）方式。32maxplus2max2libprim是MAX+plusll（基本）元件庫，其中包括（門電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33maxplus2max2libmf是函

6、數元件庫，包括（加法器）、（編碼器）、（譯碼器）、（數據選擇器數據）、（移位寄存器）等74系列器件。34圖形文件設計結束后一定要通過（編譯），檢查設計文件是否正確。35在MAX+plusll集成環(huán)境下可以執(zhí)行（生成元件）命令，為通過編譯的圖形文件產生一個元件符號。這個元件符號可以被用于其他的圖形文件設計，以實現(xiàn)（多層次）的系統(tǒng)電路設計。36. 執(zhí)行MAX+p1usIl的“TimlngAnalyzer命令，可以設計電路輸入與輸出波形間的（延時量）。37. 指定設計電路的輸入輸出端口與目標芯片引腳的連接關系的過程稱為（端口映射）。38MAX+plusII的波形文件類型是（.swf）。39層次化設計

7、是將一個大的設計項目分解為若干個（子項目）或者若干個（層次）來完成的。先從（頂層）的電路設計開始，然后在（頂層）的設計中逐級調用（底層）的設計結果，直至實現(xiàn)系統(tǒng)電路的設計。40. 一個項目的輸入輸出端口是定義在（實體中）中。41. 描述項目具有邏輯功能的是（結構體）。42. 關鍵字ARCHITECTURE定義的是（結構體）。43. 1987標準的VHDL語言對大小寫（不敏感）。44. 關于1987標準的VHDL語言中，標識符必須以（英文字母）開頭。45. VHDL語言中變量定義的位置是（結構體中特定位置）。46. VHDL語言中信號定義的位置是（結構體中特定位置）。47. 變量賦值號是（:=）

8、,信號賦值號是（<=）。48IF語句屬于（順序）語句。49LOOP語句屬于（順序）語句。50PROCESS語句屬于（并行）語句。51CASE語句屬于（順序）語句。52.EDA的中文含義是（電子設計自動化）。53可編程邏輯器件的英文簡稱是（PLD）。54. 現(xiàn)場可編程門陣列的英文簡稱是（FPGA）。55. 在EDA中，ISP的中文含義是（在系統(tǒng)編程）。56. EPF10K20TC144-4具有（144）個管腳。57. MAXPLUSII中原理圖的后綴是（.GDF）。58. VHDL語言共支持四種常用庫，其中（WORK）庫是用戶的VHDL設計現(xiàn)行工作庫。59. 在EDA工具中，能將硬件描述語

9、言轉換為硬件電路的重要工具軟件稱為（綜合器）。60. 在VHDL的CASE語句中，條件句中的“=>不是操作符號，它只相當與（THEN）作用。61. assign>pin/locationchip命令是MAXPLUSII軟件中（引腳鎖定）的命令。62. 在VHDL中，可以用語句（clock'eventandclock=）表示檢測clock下降沿。63. 在VHDL中，語句”FORIIN0TO7LOOP定義循環(huán)次數為（8）次。64. 在VHDL中，PROCESS結構內部是由（順序）語句組成的。65. 執(zhí)行MAX+PLUSII的（Simulator）命令，可以對設計的電路進行仿真

10、。66. 執(zhí)行MAX+PLUSII的（Compiler）命令，可以對設計的電路進行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對設計的電路進行下載。68. 在VHDL中，PROCESS本身是（并行）語句。69. 在元件例化語句中，用（=>）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORTMAP中的信號名關聯(lián)起來。70. 在MAX+PLUSII集成環(huán)境下為圖形文件產生一個元件符號的主要作用是（被高層次電路設計調用）。71. 在MAX+PLUSII工具軟件中，完成網表提取、數據庫建立、邏輯綜合、邏輯分割、適配、延時網表提取和編程文件匯編等操作，并檢查設

11、計文件是否正確的過程稱為（綜合）。72在VHDL中，IF語句中至少應有1個條件句，條件句必須由（BOOLEAN）表達式構成。73. 在VHDL中（變量）不能將信息帶出對它定義的當前設計單元。74. 在VHDL中，一個設計實體可以擁有一個或多個（結構體）。75. 在VHDL的IEEE標準庫中，預定義的標準邏輯數據STD_LOGIC有（9）種邏輯值。76在VHDL中，用語句（clock'EVENTANDclock='1'）表示clock的上升沿。77. 仿真是對電路設計的一種（間接的）檢測方法。78. QuartusII中建立設計項目的菜單是（“File”宀“NewProj

12、ectWizard”79. 執(zhí)行QuartusII的（Create/Update/CreateSymbolFilesforCurrentFile）命令，可以為設計電路建立一個元件符號。80. 使用QuartusII的圖形編輯方式輸入的電路原理圖文件必須通過（編譯）才能進行仿真驗證81. QuartusII的波形文件當中設置仿真時間的命令是（Edit/TimeBar）。82. 完整的IF語句，其綜合結果可實現(xiàn)（組合邏輯電路）。83. 描述項目具有邏輯功能的是（結構體）。84. protel原理圖設計時，按下（Q）鍵可實現(xiàn)英制和公制的轉換。85在VHDL語言的程序中，注釋使用（-）符號。86. protel原理圖設計時，按下（E+M+M鍵）快捷鍵可實現(xiàn)移動功能”。87. 在放置元器件的過程按下（TAB）鍵可以調出元件屬性對話框。88. 40mil大約等于（0.001）m。A、B、0.001cmC、0.001inchD、0.001mm89. 通常所說的幾層板指的是（鉆孔圖層）的層數。90. 執(zhí)行（AlignTop）命令操作，元器件按頂端對齊。91. 執(zhí)行（AlignBottom）命令操作，元器件按底端對