八選一數(shù)據(jù)選擇器

1、1.4'b1001<<2=（6'b100100）,4'b1001>>2=（4'b0010）。2、完整的條件語句將產(chǎn)生（組合邏輯電路）電路，不完整的條件語句將產(chǎn)生（時序邏輯電路）電路。3、用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成（專用集成電路ASIQ的設(shè)計。4、可編程器件分為（現(xiàn)場可編程列陣FPGA和（復(fù)雜可編程邏輯器件PLD）5、系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為（$）,預(yù)編譯指令首字符標(biāo)志為（#）。6、一個基本的Verilog-HDL程序由（Verilog-HDL）模塊構(gòu)成。7、EDA技術(shù)在應(yīng)用設(shè)計領(lǐng)域主要包含哪四個方面的內(nèi)容（HDL

2、）、（PLD）、（EDA工具軟件）、（EDA開發(fā)系統(tǒng)）8、EDA技術(shù)的基本特征主要有哪5個方面：（自頂向下的設(shè)計方法）、（采用硬件描述語言）、（高層綜合和優(yōu)化）.（并行工程）、（開放性和標(biāo)準(zhǔn)化）9、當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描語言是（VHDI）和（Verilog-HDL）10、一個完整的Verilog-HDL設(shè)計模塊包括：（模塊關(guān)鍵字和模塊名）、（端口列表）、（端口定義）、（功能描述）這4部分。11Verilog-HDL模塊的I/O端口聲明用來聲明模塊端口定義中各端口數(shù)據(jù)流動方向，包括（輸入端口）、（輸出端口）、和（雙向端口）12、Verilog-HDL語言的三種常用的模型描述方法為

3、（行為描述）、（數(shù)據(jù)描述）和（結(jié)構(gòu)描述）13、Verilog-HDL的數(shù)值集合由哪四種基本的值組成（0）、（1）、x）、（z）14、10'hxf=（10'xxxxxx1111）10'hzf=（10'zzzzzz1111）15、若a=5'b10x01,b=5'b10x01，貝Ua=b的結(jié)果為（X）、a=b的結(jié)果為（1）16、Wire15:0wire-b表示連線寬度為（16）位，其最高位為（15）,最低位為（0）。17、若A=5'b11011,B=5'b10101,則有&A=（0）|B=（1）-A=（5'b00100）

4、A&B（5'b10001）18、若A=8'b1000_0100貝UA<<3的結(jié)果為（11'b10000100000）A>>3的結(jié)果為（8'b00010000）19、對于Verilog-HDL語言中的關(guān)鍵字，在建模時都必須（?。憽?0、if（a）out1<=int1;elseout1<=int2;當(dāng)a=（1）執(zhí)行out1<=int1;當(dāng)a=（0）執(zhí)行out1<=int2二、選擇題：21、在verilog語言中整型數(shù)據(jù)與（C）位寄存器數(shù)據(jù)在實際意義上是相同的。A、8B、16C、32D、6422、大規(guī)模可編程器

5、件主要有FPGACPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（C）。A. FPGA全稱為復(fù)雜可編程邏輯器件；B. FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。23.子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（B）。流水線設(shè)計資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A.B.C.D.24、下列標(biāo)識符中，（A）是不合法的標(biāo)識符。A、9moonB、State0GNot_Ack_0

6、D、signall25、下列語句中，不屬于并行語句的是：（D）A、過程語句B、assign語句C元件例化語句D、case語句26、在verilog中，下列語句哪個不是分支語句？（D）A.if-elseB、caseGcasezD、repeat27、下列標(biāo)示符哪些是合法的（B）A、$timeB、_dateG、8sumD、mux#28、如果線網(wǎng)類型變量說明后未賦值，起缺省值是（D）A、xB、1G、0D、z29、現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中，assignaddr3:0=-3;addr被賦予的值是（A）A、4'b1101B4'b0011G、4'bxx11D、4&#

7、39;bzz1130、reg7:0mema255:0正確的賦值是（A）A、mema5=3'd0,B、8'd0;G、1'b1;D、mema53:0=4'd131、"a=4'b11001,b=4'bx110"選出正確的運算結(jié)果（B）A、a&b=0B、a&&b=1G、b&a=xD、b&&a=x32、時間尺度定義為timescale10ns/100ps,選擇正確答案（G）A、時間精度10nsB、時間單位100PsG、時間精度100PsD、時間精度不確定33、若a=9,執(zhí)行$display

8、（"currentvalue=%0b,a=%0d",a,a）正確顯示為（B）A、currentvalue=1001,a=09B、currentvale=1001,a=9G、1001,9D、currentvale=00.001001,a=934、awaysbegin#5clk=0;#10clk=clk;end產(chǎn)生的波形（A）A、占空比1/3B、clk=1G、clk=0D、周期為1035、在Verilog中定義了宏名'definesuma+b+c下面宏名引用正確的是（G）A、out='sum+d;B、out=sum+d;G、out='sum+d;D、者B

9、正確37、已知"a=1b'1;b=3b'001;"那么a,b=（A）GDADGGBADDA、4b'0011B、3b'001G、4b'1001D、3b'10139、請根據(jù)以下兩條語句的執(zhí)行：reg7:0A;A=2'hFF;最后變量A中的值是（A）A、8'b0000_0011B、8'h03G、8'b1111_1111D、8'b1111111140、在verilog語言中，a=4b'1011,那么&a=（D）A、4b'1011B4b'1111G1b'1D

10、1b'041簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別非阻塞賦值方式（b<=a）2.b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結(jié)束時才完成的；硬件有對應(yīng)的電路。3.阻塞賦值方式（b=a）4.b的值立刻被賦成新值a;完成該賦值語句后才能執(zhí)行下一語句的操作，硬件沒有對應(yīng)的電路，因而綜合結(jié)果未知。5.阻塞語句是在該語句結(jié)束是立即完成賦值語句操作，非阻塞賦值是在整個過程塊結(jié)束時才完成賦值操作。42、EDA技術(shù)的主要特征有哪些？（自頂向下的設(shè)計方法）、（采用硬件描述語言）、（高層綜合和優(yōu)化）.（并行工程）、（開放性和標(biāo)準(zhǔn)化）43、always語句和initial語句的關(guān)鍵區(qū)別是什么

11、？能否相互嵌套？Always是循環(huán)語句，initial只是執(zhí)行一次，它們不能鑲嵌。45、簡述基于數(shù)字系統(tǒng)設(shè)計流程包括哪些步驟？（1）設(shè)計輸入，將設(shè)計的結(jié)構(gòu)和功能通過原理圖或硬件描述語言進(jìn)行設(shè)計或編程，進(jìn)行語法或邏輯檢查，通過表示輸入完成，否則反復(fù)檢查到無任何錯誤。（2）邏輯綜合，將高層的設(shè)計描述自動化轉(zhuǎn)化為較低層次描述過程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合,最后生成邏輯網(wǎng)表的過程。(3)布局布線，將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過程。(4)仿真，就是按照邏輯功能的算法和仿真庫對設(shè)計進(jìn)行模擬，以驗證并排除錯誤的過程,包括功能仿真和時序仿真。(5)編程配

12、置，將適配后生成的編程文件裝入到PLD器件的過程，根據(jù)不同器件實現(xiàn)編程或配置。46、采用結(jié)構(gòu)描述方法設(shè)計一個二進(jìn)制數(shù)字半加器，輸入數(shù)據(jù)ai與bi,并將和輸出到so,進(jìn)位輸出到co,給出詳細(xì)設(shè)計過程。輸入輸入輸出輸出albls0c00000011010111101so=a1b1'+a1'b1co=a1b1modulehalf_adder(a1,b1,s0,c0);inputa1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule一選擇題1在Verilog中，下列語句那個不是分支語句(d)Aif-elseBcaseCcasezD

13、repeat2下列那些不是屬于基本門級原件（D）AnandBnorCandDRAM3已知"a=1b'1;b=3b001;"那么a,b=（c）A4b'0011B3b'001C4b'1001D3b'1014下列標(biāo)識符中，是不符合的標(biāo)識符（D）A9moonBState0CNot_ack_0Dsignall5下列語句，不屬于并行語句的是（D）A過程語句Bassign語句C元件例化語句Dcase語句6O,PQ,R都是4bit的輸入矢量，下面那一種表達(dá)式是正確的（E）Apinputp3:0Q,R;Binputp,Q3:0;Cinputp,Q3:0

14、,Q3:0,R3:0;Dnput3:0P,3:0Q,0:3R;Enput3:0,PQ,R;7請根據(jù)以下兩條語句的執(zhí)行，最后變量A中的值是（A）Reg7:0AA=2'hFFA8;b0000,0011B8'h03C8;b1111,0011D8;b1111,1111二填空題目1完整的條件語句將產(chǎn)生組合邏輯電路，不完整的條件語句將產(chǎn)生時序邏輯電路。2阻塞性賦值符號是=,非阻塞性賦值符號是<=。三程序題Verilog代碼如下：moduleINST2yout,adder;Output7:0yout;Input2:0adder；assignyout0(-adder2&(-add

15、er1)&(-adder0)；assignyout1=(-adder2&(-adder1)&(-adder0)；assignyout2=(-adder2&(-adder1)&(-adder0)；assignyout3=(-adder2&(-adder1)&(-adder0)；assignyout4=(-adder2&(-adder1)&(-adder0)；assignyout5=(-adder2&(-adder1)&(-adder0)；assignyout6=(-adder2&(-adder1)&a

16、mp;(-adder0)；assignyout7=(-adder2&(-adder1)&(-adder0)；endmodule功能：3-8譯碼器，高電平有效采用數(shù)據(jù)結(jié)構(gòu)描述方式設(shè)計一個二進(jìn)制半加器，輸入數(shù)據(jù)，a1和b1,并將輸出到s0,進(jìn)位輸出c0,輸出詳細(xì)設(shè)計過程。輸入輸入輸出輸出a1b1s0c00000011010111101so=a1b1'+a1'b1co=a1b1modulehalf_adder(a1,b1,s0,c0);inputa1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule4程序注釋，并

17、說明整個程序完成的功能。moduleAAA(a,b);定義模塊名為AAA端為(a,b)outputa;定義a為輸出端口inputb;定義b為輸入端口，b為下位二進(jìn)制數(shù)reg2:0sum;sum為寄存器變量類型，用于統(tǒng)計贊成的人數(shù)integeri；定義整型變量為循環(huán)變量rega;定義a為寄存器變量always(b)過程語句，敏感變量為bbegin語句塊sum=0;sum的初值為0for(i=0;i<=b,i+1)for語句，統(tǒng)計b的個數(shù)if(bi)sum=sum+1條件語句，只要有人投贊成票，則是sum加1if(sum2)a=1,elsea=0;只要超過四個人贊成，則表示通過，若不到四個人

18、，則表示不通過。endendmodule邏輯功能(7個人投決表決器)4根據(jù)下列給定的仿真輸入，輸出，波形圖形，說明完成此功能的電路是什么功能，并寫出對應(yīng)的VerilogHDL描述程序(圖中clk,clr為輸入，q,c為輸出)modulecounter(clk,clr,q,c);inputclk,clr;outputret1:0q;outputc;always(posedgeclkornegedgeclr)beginif(dr)q<=2'ho;elsebeginif(2'h3=q)q<=2'ho;elseq<=q+2'ho;endendassig

19、nc=(2'h3=q)endmodule5編程實現(xiàn)帶同步清零，同步置一的D觸發(fā)器。moduleD_EF(q,qn,d,clk,reset,set);inputd,clk,set,reset;outputq,qn;always(posedgeclk)beginif(!reset)beginq<=0;qn<=1;end同步清零(高電平有效)elseIf(!set)beginq<=1;qn<=1;end同步置一(高電平有效)elsebeginq<=d;qn<=d;endendendmodule6描述一個異步清零D觸發(fā)器moduleD_EF(q,qn,d,c

20、lk,reset,set);inputd,clk,set,reset;outputq,qn;always(clkornegedgesetornegedgereset)beginif(!reset)beginq<=0;qn<=1;end異步清零(低電平有效)elseIf(!set)beginq<=1;qn<=1;end異步置一(低電平有效)elsebeginq<=d;qn<=d;endendendmodule7標(biāo)注各語句功能，指出整個程序完成的電路功能。moduledff_syn(q,qn,d,clk,reset,set);定義模塊inputd,clk,set

21、,reset;定義輸入端口outputq,qn;定義輸出端口always(posedgeclk)對clk信號上升沿有效beginif(reset)beginq<=1'b0;qn<=1'b1;end同步清零，低電平有效elseIf(-set)beginq<=1'b1;qn<=1'b0;end同步置一，低電平有效elsebeginq<=d;qn<=d;endq輸出為q。Qn輸出為非dendendmodule模塊結(jié)束8采用結(jié)構(gòu)描述方法設(shè)計一個二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)a與b的大小，并分別輸出x,y,z給出詳細(xì)的設(shè)計過程。modu

22、lebjq(a,b,x,y,z)input1:0a;input1:0b;outputx,y,z;wirea,b,not_ab;not(not_a,a);not(not_b,b);and(ab,a,b);and(not_ab,not_a,not_b);or(x,ab,not_ab);and(y,not_a,b);and(z,a,not_b);endmodule9采用結(jié)構(gòu)描述方法設(shè)計一個三人競選數(shù)字電路，輸入數(shù)據(jù)2:0,要求2人以上為1表示通過，且輸出為1,否則輸出相反，給出詳細(xì)設(shè)計過程。y=ab+ac+bcmodulethree(x,y);input2:0x;outputy;wirea,b,c;

23、and(a,x0,x1);and(b,x1,x2);and(c,x1,x0);or(y,a,b,c)endmodule四程序設(shè)計1設(shè)計兩個兩位全加器信號關(guān)系及實現(xiàn)四位全加器的功能部分程序。moduleadd2(ai,bi,ci,sum,cout);input1:0ai,bi;inputci;output1:0sum;reg1:0sum;outputcout;regcout;always(ai,bi,ci)cout,sum=ai+bi+ci;endmodulemoduleadd4(a,b,c,sum,cout);input3:0ai,b;inputc;output3:0sum4outputcou

24、t4;wirec0;add4U1(a1:0,b1:0,c1:0,sum41:0);add4U2(a1:0,b1:0,c1:0,cout4,sum3:0);endmodule2設(shè)計一個全加器modulefull_add(a,b,ci,sum,c0);inputa,b,ci;outputsum,c0;assignsum=aAbAci;assignco=(a&b)|(b&c)|(c&a);endmodule3設(shè)計一個分頻器modulediv1hz(clk_50m,rst_n,clk_1);inputclk_50m;inputrst_n;outputclk_1;regclk_1

25、;reg24:0cout;always(posedgeclk_50mornegedge)beginif(!rst_n)begincount<=25'd0;clk_1<=1'b0;endelsebeginif(count=25'd99)begincount<=25'd0;clk_1<=clk_1;endelsecount<=count+1'b1;endendendmodule4單燈閃爍modulesinled(clk_50M,rst_n,dataout);inputclk_50M;inputrst_n;outputdataout;regdataout;reg24:0count;always(posedgeclk_50Mornegedgerst_n)beginif(!rst_n)count<=1'b0;count<=count+1;endalways(posedgeclk_50Mornegedger