組合基礎(chǔ)及門電路.

1、第二章第二章 組合邏輯電路基礎(chǔ)組合邏輯電路基礎(chǔ)本章主要內(nèi)容本章主要內(nèi)容v 組合邏輯電路的概念組合邏輯電路的概念v 邏輯門電路邏輯門電路v 常用組合邏輯模塊（常用組合邏輯模塊（MSIMSI）v 組合型可編程邏輯器件組合型可編程邏輯器件v 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計v 組合邏輯電路的組合邏輯電路的VHDLVHDL描述描述v 組合邏輯電路中的競爭和冒險組合邏輯電路中的競爭和冒險22.1 2.1 組合邏輯電路的概念組合邏輯電路的概念v概念：概念： 電路任意時刻的輸出電路任意時刻的輸出只取決于只取決于該時刻的輸該時刻的輸入入，而與電路原來的，而與電路原來的狀態(tài)無關(guān)。簡稱組合狀態(tài)無關(guān)

2、。簡稱組合電路。電路。v結(jié)構(gòu)特點：結(jié)構(gòu)特點：u不包含存儲信號的記憶不包含存儲信號的記憶元件元件u輸出信號與輸入信號之輸出信號與輸入信號之間無反饋間無反饋3一、組合邏輯電路及其特點一、組合邏輯電路及其特點 功能特點：功能特點：不具有記憶功能，沒有時鐘的參與，輸出延時小，但延時具有不確定性。2.1 2.1 組合邏輯電路的概念組合邏輯電路的概念組合組合邏輯邏輯電路電路 x1x2xnY1Y2Ym輸入輸入輸出輸出二、組合電路邏輯功能的表示方法二、組合電路邏輯功能的表示方法Yj=fj(x1, x2, xn)j=1 2, ,m邏輯表達式：邏輯表達式：其它描述方式：其它描述方式：真值表；邏輯圖；卡諾圖；真值表

3、；邏輯圖；卡諾圖；2.1 2.1 組合邏輯電路的概念組合邏輯電路的概念三、組合電路的分類三、組合電路的分類l按輸出端個數(shù)劃分：單輸出與多輸出；按輸出端個數(shù)劃分：單輸出與多輸出；l按邏輯功能劃分按邏輯功能劃分l按元器件類型劃分按元器件類型劃分組合電路基本單元組合電路基本單元門電路門電路l按元器件集成度劃分按元器件集成度劃分 編碼器、譯碼器、加法器、比較器 數(shù)據(jù)選擇器、只讀存儲器等 開關(guān)元件：CMOS、TTL集成度：SSI、MSI、LSI、VLSI62.2 2.2 邏輯門電路邏輯門電路邏輯邏輯門電路門電路：實現(xiàn)基本邏輯運算和復(fù)合邏輯運算實現(xiàn)基本邏輯運算和復(fù)合邏輯運算 的單元電路，簡稱的單元電路，簡

4、稱“門門”。集成電路集成電路：將這些門電路做在一塊硅片上，然后將這些門電路做在一塊硅片上，然后 封裝成一個元件，稱為集成電路芯片，封裝成一個元件，稱為集成電路芯片， 簡稱簡稱“ICIC”。 門電路的分類門電路的分類二極管門電路二極管門電路三極管門電路三極管門電路分立門電路分立門電路TTL電路電路CMOS電路電路集成門電路集成門電路工作速度快、負(fù)載能力強，功工作速度快、負(fù)載能力強，功耗大，集成度低耗大，集成度低結(jié)構(gòu)簡單、負(fù)載能力較弱，功結(jié)構(gòu)簡單、負(fù)載能力較弱，功耗低，集成度高耗低，集成度高7p 獲得高、低電平的基本原理2.2 2.2 邏輯門電路邏輯門電路8p 邏輯門的基本原理2.2 2.2 邏輯

5、門電路邏輯門電路F=AB例例1AB+5VRD1D2F例例2AB0VRD1D2FABFABFF=A+B 穩(wěn)態(tài)特性穩(wěn)態(tài)特性截止?fàn)顟B(tài)截止?fàn)顟B(tài)Ib 0等效電路：等效電路：截止條件截止條件:特征：特征：Ic 0（be、bc結(jié)均反偏）結(jié)均反偏）Uo = Uce Ecc、e間相當(dāng)于開關(guān)斷開間相當(dāng)于開關(guān)斷開RbceUoUi+Ecbce2.2.1 TTL2.2.1 TTL邏輯門電路邏輯門電路TTL：晶體管-晶體管邏輯（Transistor-Transistor Logic）飽和狀態(tài)飽和狀態(tài)飽和條件飽和條件:Ib Ibs特征：特征：Ube = 0.7VUo =Uces 0.3V等效電路：等效電路：c、e間相當(dāng)于開

6、關(guān)合上間相當(dāng)于開關(guān)合上（be、bc結(jié)均正偏）結(jié)均正偏） Ibs = EC RC ) (bce2.2.1 TTL2.2.1 TTL邏輯門電路邏輯門電路一、典型的一、典型的TTL 與非門與非門FACB4K+UCC（+5V）R2R3R4DT4T3T2T1R11K1.6K130輸入級輸入級輸出級輸出級中間級中間級推拉式結(jié)構(gòu)（圖騰柱）12當(dāng)輸入端全為高電平時，輸出是低電平；當(dāng)輸入端全為高電平時，輸出是低電平；當(dāng)輸入端中至少有一個為低電平時，輸出是高當(dāng)輸入端中至少有一個為低電平時，輸出是高電平。電路滿足電平。電路滿足“與非與非”關(guān)系，稱為與非門。關(guān)系，稱為與非門。即即 F=ABC一、典型的一、典型的TTL

7、 與非門與非門二、集電極開路門二、集電極開路門（OC門）門）FACB4K+UCC（+5V）R2R3R4DT4T3T2T1R11K1.6K13014FACB+UCC（+5V）R2R3RpT3T2T1R1Ep二、集電極開路二、集電極開路門門（OC門）門）15F=F1F2=ABCD=AB+CD二、集電極開路二、集電極開路門（門（OC門）門）線與注意只有OC、OD門能夠“線與”16三、三態(tài)門電路（三、三態(tài)門電路（TS門）門）三態(tài)門（三態(tài)門（TriStateTriState Gate Gate）電路是數(shù)字系統(tǒng)中廣泛應(yīng)）電路是數(shù)字系統(tǒng)中廣泛應(yīng)用的一種特殊門電路，它有三種輸出狀態(tài)：用的一種特殊門電路，它有三

8、種輸出狀態(tài)：高電平、高電平、低電平、高阻狀態(tài)低電平、高阻狀態(tài)。前兩者為工作態(tài)，后者為禁止態(tài)。前兩者為工作態(tài)，后者為禁止態(tài)。應(yīng)注意這里的禁止態(tài)，它不是一個邏輯值或邏輯應(yīng)注意這里的禁止態(tài)，它不是一個邏輯值或邏輯狀態(tài)。在這一狀態(tài)下表明這個狀態(tài)。在這一狀態(tài)下表明這個門電路與其它電路門電路與其它電路無關(guān)無關(guān)，是邏輯上無關(guān)但電路上仍相接。，是邏輯上無關(guān)但電路上仍相接。AEc(5V)R1R2R3R4R5T1T2T3T4T5F3K7503603K100GPQ 輸出有三個狀態(tài)：輸出有三個狀態(tài)： 高電平，低電平，高阻懸浮或隔離。高電平，低電平，高阻懸浮或隔離。 高阻高阻高阻高阻G A F0011010110三、三

9、態(tài)門電路（三、三態(tài)門電路（TS門）門）18三、三態(tài)門電路（三、三態(tài)門電路（TS門）門）控制端低電平有效控制端低電平有效19三、三態(tài)門電路（三、三態(tài)門電路（TS門）門）三態(tài)門實現(xiàn)總線結(jié)構(gòu)三態(tài)門實現(xiàn)數(shù)據(jù)雙向傳輸202.2.2 CMOS2.2.2 CMOS邏輯門電路邏輯門電路CMOS：互補型金屬氧化物半導(dǎo)體（Complementary-Metal-Oxide-Semiconductor）gsthVV導(dǎo)通，否則截止sgthVV導(dǎo)通，否則截止s (Source)：源極：源極g (Gate)：柵極：柵極d (Drain)：漏極：漏極B (Substrate):襯底襯底21UiU0G2G1T1T2S1UDD

10、S2B1B2D2D1電路實現(xiàn)了非邏輯功能。電路實現(xiàn)了非邏輯功能。一、一、CMOS反相器反相器22ABFT1T2T3T4UDD當(dāng)輸入端當(dāng)輸入端A、B均為高均為高電平時，電平時，T1、T2導(dǎo)通，導(dǎo)通， T3、T4截止，輸出端截止，輸出端F=0低電平；低電平；當(dāng)輸入端當(dāng)輸入端A、B中至少中至少有一低電平時，有一低電平時，T1、T2中至中至少有截止，少有截止， T3、T4中至少有中至少有導(dǎo)通，輸出端導(dǎo)通，輸出端F=1高電平。高電平。電路實現(xiàn)電路實現(xiàn)與非與非邏輯功能。邏輯功能。二、二、CMOS與非門與非門23ABFT2T4T1T3UDD當(dāng)輸入端當(dāng)輸入端A、B均為低均為低電平時，電平時，T1、T2截止，截

11、止， T3、T4導(dǎo)通，輸出端導(dǎo)通，輸出端F=1高電平；高電平；當(dāng)輸入端當(dāng)輸入端A、B中至少中至少有一高電平時，有一高電平時，T1、T2中中至少有導(dǎo)通，至少有導(dǎo)通， T3、T4中至中至少有截止，輸出端少有截止，輸出端F=0高電高電平。電路實現(xiàn)平。電路實現(xiàn)或非或非邏輯功能。邏輯功能。三、三、CMOS或非門或非門24F=F1F2=ABCD=AB+CD三、漏極開路輸出門電路（三、漏極開路輸出門電路（OD門）門）25四、四、三態(tài)門電路（三態(tài)門電路（TS門）門）控制端低電平有效控制端低電平有效26四、四、三態(tài)門電路（三態(tài)門電路（TS門）門）三態(tài)門實現(xiàn)總線結(jié)構(gòu)三態(tài)門實現(xiàn)數(shù)據(jù)雙向傳輸27四、四、CMOS傳輸門

12、傳輸門(雙向模擬開關(guān)雙向模擬開關(guān)) 電路電路邏輯符號邏輯符號I / Oo/ IC等效電路等效電路vI /vO vO /vI CC TGTP vI /vO TNvO /vIC C VDD C=0,斷開，C=VDD，閉合28TTL電路電路CMOS電路電路集成門電路集成門電路工作速度快、負(fù)載能力工作速度快、負(fù)載能力強，功耗大，集成度低強，功耗大，集成度低結(jié)構(gòu)簡單、負(fù)載能力較結(jié)構(gòu)簡單、負(fù)載能力較弱，功耗低，集成度高弱，功耗低，集成度高TTL電路和CMOS電路的特點輸出高電平輸出高電平UOH與非門處于關(guān)態(tài)時的輸出電壓，與非門處于關(guān)態(tài)時的輸出電壓， UOH3V輸出低電平輸出低電平UOL與非門處于開態(tài)時的輸

13、出電壓，與非門處于開態(tài)時的輸出電壓，UOL0.35V輸入高電平輸入高電平UIH保證輸出為低電平時所允許的最小輸入高電平，通常為保證輸出為低電平時所允許的最小輸入高電平，通常為UIH(min) 1.8V。UIH(min) , ,門電路抗輸入高電平下降的能力門電路抗輸入高電平下降的能力 2.2.3 集成邏輯門的性能參數(shù)一、邏輯電平和噪聲容限輸入低電平輸入低電平UIL保證輸出為高電平時所允許的最大輸入低電平，保證輸出為高電平時所允許的最大輸入低電平，通常為通常為UIL(max) 0.8V。UIL ,門電路抗輸入低電平上升的能力門電路抗輸入低電平上升的能力 2.2.3 集成邏輯門的性能參數(shù)一、邏輯電平

14、和噪聲容限噪聲容限噪聲容限 指在不出現(xiàn)邏輯錯誤的情況下，電路所允指在不出現(xiàn)邏輯錯誤的情況下，電路所允許的最大干擾。通常認(rèn)為許的最大干擾。通常認(rèn)為UIL(max)越大越大UIH(min)越小噪聲容限就越大抗干擾能力就越小噪聲容限就越大抗干擾能力就越強。越強。312.2.3 集成邏輯門的性能參數(shù)二、負(fù)載能力邏輯門電流的負(fù)載能力通常用其輸出電流的大小來表示。高電平輸出電流低電平輸入電流扇出系數(shù)： 輸出端可以同時驅(qū)動同類門的個數(shù)(min)(min)(max)(max)(max)(max)(max)(max)OHIHOLILOHIHOLILUUUUInIIm I門電路之間的連接條件驅(qū)動門必須能為負(fù)載門提

15、供合乎標(biāo)準(zhǔn)的高低電平和滿足的驅(qū)動電流322.2.3 集成邏輯門的性能參數(shù)三、功耗四、速度邏輯門電路的功耗是指邏輯電路小孩的電源功率。邏輯門電路的功耗是指邏輯電路小孩的電源功率。空載功耗靜態(tài)功耗動態(tài)功耗33其他類型的雙極型數(shù)字集成電路：DTL：輸入為二極管門電路，速度低，已經(jīng)不用HTL：電源電壓高，Vth高，抗干擾性好，已被 CMOS替代ECL：非飽和邏輯，速度快，用于高速系統(tǒng)I2L：屬飽和邏輯，電路簡單，用于LSI內(nèi)部電路342.2.4 小規(guī)模集成邏輯門器件TTL邏輯門的系列按照工作范圍分為：54（軍用）和74（民用）兩大系列。TTL TTL 集成電路廣泛應(yīng)用于集成電路廣泛應(yīng)用于MSIMSI、

16、LSILSI。民用的民用的7474系列：系列： 74 XX，標(biāo)準(zhǔn)，標(biāo)準(zhǔn)TTL74S XX，肖特基，肖特基TTL74LS XX，低功耗肖特基，低功耗肖特基TTL74AS XX，先進肖特基，先進肖特基TTL74ALS XX，先進低功耗肖特基，先進低功耗肖特基TTL351142345678913121110UCC地地74004兩輸入與非門兩輸入與非門常用TTL集成邏輯門器件芯片管腳指示361142345678913121110UCC地地74202四輸入與非門四輸入與非門1142345678913121110UCC地地74046非門非門1142345678913121110UCC地地74024兩輸入或

17、非門兩輸入或非門+114234568913121110UCC地地74864兩輸入異或門兩輸入異或門 常用TTL集成邏輯門器件37自學(xué)P52二、具有三態(tài)輸出特性的邏輯門器件三、具有schmitt觸發(fā)輸入特性的邏輯門器件四、小邏輯器件392.3 常用MSI組合邏輯電路模塊v 加法器加法器v 比較器比較器v 編碼器編碼器v 譯碼器譯碼器v 數(shù)據(jù)選擇器數(shù)據(jù)選擇器v 數(shù)據(jù)分配器數(shù)據(jù)分配器v 總線緩沖器總線緩沖器v 模擬開關(guān)模擬開關(guān) 2.3.1 加法器加法器一、半加器（不考慮低位進位輸入的加法）一、半加器（不考慮低位進位輸入的加法）邏輯函數(shù)表達式、真值表和電路符號如下：邏輯函數(shù)表達式、真值表和電路符號如下

18、：ABSCHABABABASABC A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1真值表真值表一、一、1位二進制數(shù)的加法電路位二進制數(shù)的加法電路 2.3.1 加法器加法器二、全加器二、全加器兩個二進制數(shù)相加，就某一位而言，實際上是三個兩個二進制數(shù)相加，就某一位而言，實際上是三個數(shù)在相加，即被加數(shù)、加數(shù)和低位來的進位。相加的結(jié)果數(shù)在相加，即被加數(shù)、加數(shù)和低位來的進位。相加的結(jié)果是一個本位和數(shù)和一個向高位的進位。完成這樣功能的邏是一個本位和數(shù)和一個向高位的進位。完成這樣功能的邏輯電路稱為輯電路稱為全加器全加器。設(shè)：設(shè)：An：被加數(shù)，：被加數(shù)，Bn：加數(shù)，：加數(shù)，Cn：低位來的進位，：低位來的進位，Sn：本位和數(shù)，：本位和數(shù)，Cn+1：向高位的進位。：向高位的進位。 2.3.1 加法器加法器全加器的真值表、卡諾圖全加器的真值表、卡諾圖An Bn Cn Sn