SoC低功耗設(shè)計(jì)及其技術(shù)實(shí)現(xiàn)[1]_圖文

1、 萬方數(shù)據(jù) 萬方數(shù)據(jù) 萬方數(shù)據(jù)第9卷第5期魏敬和,吳曉潔,虞致國(guó):SOC低功耗設(shè)計(jì)及其技術(shù)實(shí)現(xiàn)程的自動(dòng)化,可以在代碼中直接體現(xiàn),這樣EDA工具就可以直接在電路中實(shí)現(xiàn)門控結(jié)構(gòu),減少后續(xù)工作量。目前普遍采用的方法是利用商業(yè)化的EDA工具(如SYNOPSYS的Design Compiler或Physical Compiler,在設(shè)計(jì)的邏輯綜合階段,加入門控時(shí)鐘綜合腳本,在設(shè)計(jì)中插入門控時(shí)鐘結(jié)構(gòu)。圖5非門控結(jié)構(gòu)電路Data OUt寄存器組>圖6帶門控結(jié)構(gòu)的電路SoC大約有800萬個(gè)晶體管,工作頻率80MHz,采用0.18¨m CMOS工藝實(shí)現(xiàn),正常工作模式下的功耗大約為454.268m

2、W。表l是由Power Compiler工具產(chǎn)生的關(guān)于功耗的報(bào)告。報(bào)告顯示在不降低性能的情況下,使用門控時(shí)鐘可以使總功耗降低43.0%,內(nèi)部功耗降低49.6%,電路狀態(tài)轉(zhuǎn)換功耗降低34.2%,泄露功耗降低1.7%。表2顯示不同工作模式情況下的功耗值。10MHz 頻率下,slow模式下的功耗是正常模式下的14.3%l idle模式下的功耗為正常模式下的13.6%;在sleep模式下,功耗特別小,已經(jīng)接近0。表1由Power Compiler工具產(chǎn)生的功耗報(bào)告泄漏功耗內(nèi)部功耗狀態(tài)轉(zhuǎn)換功耗總功耗4結(jié)論基于不同的抽象層次(算法/系統(tǒng)級(jí)、模塊級(jí)以及門級(jí)/版圖級(jí),將低功耗設(shè)計(jì)方法應(yīng)用于SoC芯片設(shè)計(jì)中,仿

3、真結(jié)果顯示SoC的靜態(tài)功耗和動(dòng)態(tài)功耗都比較低,因此這些方法和策略得到了驗(yàn)證。表2不同工作模式情況下的功耗值系統(tǒng)工作模式S模le式ep1d坂DP麓笑刪嘲黻聯(lián)參考文獻(xiàn):【1】Zhang Jinyi,Chert Wenwei,Run Xiaojun,ct a1.A system-level mixed DFT-TAM structure for SoC designC.High Density Micro-system Design and Packaging and Compo-neat Failure Analysis Conf.Shanghai,China.2005:1-4.【2】Xinfu

4、Liu,Wu.K.Y.,Jianghua Ju,et a1.Deep sub-micron ultra-low power CMOS device design and optimizationC.Int Workshop on Junction Technology.Shanghai,China.2004:328.330.【3】陳黎明,鄒雪城。雷鎰銘.應(yīng)用于低功耗SoC的動(dòng)態(tài)時(shí)鐘管理技術(shù)fJ】.微電子學(xué),2007,37(1:45-48.【4】王柞棟,魏少軍.SOC時(shí)代低功耗設(shè)計(jì)的研究與進(jìn)展【J】.微電子學(xué),2005,35(2:174179.【5】5Wong,A.C.W.,Kathiresan

5、 G.,et a1.A I V Wireless Trans-ceiver for an Ultra Low Power SoC for Biotelemetry ApplicationsC】.European Solid State Circuits Conf.Toumaz Tcchn01.Ltd.Abingdon.2007.127130.作者簡(jiǎn)介:魏敬和(1970,男,安徽廬江人,博士,高級(jí)工程師,現(xiàn)在中國(guó)電子科技集團(tuán)第五十八研究所主要從事系統(tǒng)芯片的研發(fā)工作;吳曉潔(1975一,女,江蘇無錫人,3M中國(guó)有限公司,工程師,主要從事系統(tǒng)設(shè)計(jì)及軟件開發(fā)工作。 .23.萬方數(shù)據(jù) SoC低功耗設(shè)計(jì)及

6、其技術(shù)實(shí)現(xiàn)作者:魏敬和, 吳曉潔, 虞致國(guó), WEI Jing-he, WU Xiao-jie, YU Zhi-guo作者單位:魏敬和,虞致國(guó),WEI Jing-he,YU Zhi-guo(中國(guó)電子科技集團(tuán)公司第五十八研究所,江蘇,無錫,214035, 吳曉潔,WU Xiao-jie(3M中國(guó)有限公司,上海,210033刊名:電子與封裝英文刊名:ELECTRONICS AND PACKAGING年,卷(期:2009,9(5引用次數(shù):0次參考文獻(xiàn)(5條1.Zhang Jinyi.Chen Wenwei.Run Xiaojun A systemlevel mixed DFT-TAM structu

7、re for SoC design 20052.Xinfu Liu.Wu K Y.Jianghua Ju Deep sub-micron ultra-low power CMOS device design and optimization 會(huì)議論文 20043.陳黎明.鄒雪城.雷鑑銘應(yīng)用于低功耗SoC的動(dòng)態(tài)時(shí)鐘管理技術(shù)期刊論文-微電子學(xué) 2007(014.王祚棟.魏少軍SOC時(shí)代低功耗設(shè)計(jì)的研究與進(jìn)展期刊論文-微電子學(xué) 2005(025.Wong.A C W.Kathiresan G A IV Wireless Transceiver for an Ultra Low Power SoC f

8、or Biotelemetry Applications 2007相似文獻(xiàn)(10條1.學(xué)位論文段麗瑩光柵采集系統(tǒng)芯片的低功耗設(shè)計(jì)研究2008集成電路發(fā)展到深亞微米階段,功耗已經(jīng)成為與面積、速度同樣重要的一個(gè)決定因素。尤其對(duì)現(xiàn)在的便攜式測(cè)量設(shè)備,低功耗的設(shè)計(jì)更是十分重要。本文是通過一款光柵采集系統(tǒng)芯片的設(shè)計(jì)實(shí)例,對(duì)功耗優(yōu)化技術(shù)在整個(gè)設(shè)計(jì)過程中的應(yīng)用和協(xié)調(diào)以及其對(duì)IC設(shè)計(jì)流程的影響進(jìn)行了研究。光柵采集系統(tǒng)芯片的主要功能是正交信號(hào)細(xì)分,數(shù)據(jù)計(jì)算,顯示處理,參數(shù)設(shè)定等。它具有高精度和低功耗的特點(diǎn),它可以應(yīng)用于智能的低功耗的便攜式測(cè)量設(shè)備中,具有實(shí)際的使用價(jià)值。本文首先針對(duì)芯片的應(yīng)用環(huán)境和設(shè)計(jì)要求分析,

9、給出了本設(shè)計(jì)采用的低功耗設(shè)計(jì)流程,提出了擬采用的低功耗技術(shù)。擬采用的低功耗技術(shù)是片內(nèi)分頻和動(dòng)態(tài)功耗管理技術(shù)。根據(jù)該芯片的設(shè)計(jì)要求,完成了芯片體系結(jié)構(gòu)的劃分。以低功耗為著眼點(diǎn),完成了RTL代碼的實(shí)現(xiàn),并對(duì)芯片的各個(gè)模塊進(jìn)行了低功耗設(shè)計(jì)。接著,本文以RTL設(shè)計(jì)模型作為依據(jù)進(jìn)行了功耗分析,進(jìn)一步提出了功耗優(yōu)化策略,應(yīng)用門控時(shí)鐘技術(shù)完成了芯片的動(dòng)態(tài)功耗管理,使芯片功耗降低了19.71%。本設(shè)計(jì)采用了自動(dòng)芯片綜合(ACS的邏輯綜合策略,對(duì)設(shè)計(jì)完成了邏輯綜合,本文給出了在邏輯綜合中門控時(shí)鐘的插入的方法,并針對(duì)由門控時(shí)鐘插入引起的時(shí)序問題和可測(cè)性問題提出了解決方案。本文最后用EDA工具完成了該設(shè)計(jì)的物理設(shè)計(jì)

10、,并進(jìn)行了物理驗(yàn)證,保證了設(shè)計(jì)的正確性。最終完成了整個(gè)的設(shè)計(jì)。該芯片的設(shè)計(jì)規(guī)模是1萬門,它的面積是1.5×2.0mm2。該芯片應(yīng)用和艦180nm工藝成功流片,它的工作頻率10MHz,采樣率1MHz,實(shí)際功耗0.2mw。 本文最后對(duì)設(shè)計(jì)工作進(jìn)行了總結(jié)并提出了進(jìn)一步工作的展望。2.期刊論文蔣敬旗.周旭.李文.范東睿系統(tǒng)芯片中低功耗測(cè)試的幾種方法-微電子學(xué)與計(jì)算機(jī)2002,19(10在系統(tǒng)芯片可測(cè)試性設(shè)計(jì)中考慮功耗優(yōu)化問題是當(dāng)前國(guó)際上新出現(xiàn)的研究領(lǐng)域.在可測(cè)試性設(shè)計(jì)中考慮功耗的主要原因是數(shù)字電路在測(cè)試方式下的功耗比系統(tǒng)在正常工作方式下高很多.測(cè)試期間的功耗會(huì)引發(fā)系統(tǒng)成本上升,可靠性降低,成

11、品率下降.本文介紹低功耗測(cè)試技術(shù)中的一些基本概念,對(duì)已有的幾種主要的降低測(cè)試功耗方法進(jìn)行分析,最后給出一種高性能微處理器的真速低功耗自測(cè)試方法.3.學(xué)位論文張玲低功耗SoC測(cè)試技術(shù)及基于狀態(tài)種子的BIST策略研究2005目前,集成電路測(cè)試面臨兩個(gè)大的問題:測(cè)試時(shí)間過長(zhǎng)和測(cè)試功耗過高。而隨著集成電路不斷復(fù)雜化,測(cè)試變得更加困難。特別是對(duì)基于復(fù)用思想的SoC,雖然這種設(shè)計(jì)思想有利于減少設(shè)計(jì)成本,縮短上市時(shí)間,但測(cè)試這樣復(fù)雜的系統(tǒng)變得異常困難。所以如何對(duì)集成電路進(jìn)行高效的測(cè)試變得越來越重要。本文以縮短測(cè)試時(shí)間和減少測(cè)試功耗為目標(biāo),首先介紹了一種新的低功耗的BIST結(jié)構(gòu),并在此基礎(chǔ)上提出了一種新的基于

12、低功耗BIST結(jié)構(gòu)的系統(tǒng)芯片測(cè)試方法。這種測(cè)試方法的主要思想是:將系統(tǒng)芯片中的多個(gè)核分成若干個(gè)大小不同的組,每個(gè)組使用一個(gè)由線性反饋移位寄存器和映射邏輯組成的低功耗內(nèi)建自測(cè)試結(jié)構(gòu)來進(jìn)行測(cè)試,其中,線性反饋移位寄存器和映射電路是用來產(chǎn)生有用測(cè)試向量的,也就是說,通過映射邏輯可以將無貢獻(xiàn)的測(cè)試向量過濾掉。組與組之間的核進(jìn)行并行測(cè)試,組內(nèi)各個(gè)核進(jìn)行串行測(cè)試。整個(gè)結(jié)構(gòu)在給定的測(cè)試功耗限制下,以測(cè)試時(shí)間為優(yōu)化目標(biāo),使測(cè)試時(shí)間最短。這種測(cè)試方法的特點(diǎn)是:首先本方法不用外部ATE,也不依賴片上存儲(chǔ)設(shè)備;其次本方法是用低功耗BIST來產(chǎn)生SoC測(cè)試時(shí)所需要的測(cè)試向量,大大減少了測(cè)試功耗、減少了測(cè)試時(shí)間;第三,

13、本結(jié)構(gòu)中,部分核共用一個(gè)BIST結(jié)構(gòu),減少了硬件開銷。實(shí)驗(yàn)結(jié)果表明本測(cè)試方法不僅大大減少了測(cè)試時(shí)間和功耗,而且代價(jià)不大。接著本文又提出了一種新的基于狀態(tài)種子的BIST策略,這種策略的主要思想是:通過統(tǒng)計(jì)LFSR的有用狀態(tài)及其運(yùn)行時(shí)間,發(fā)現(xiàn)LFSR的有用狀態(tài)和運(yùn)行時(shí)間所需要的存儲(chǔ)空間很小,所以本策略是直接存儲(chǔ)LFSR的狀態(tài)種子及其運(yùn)行時(shí)間來達(dá)到對(duì)電路的測(cè)試,實(shí)驗(yàn)結(jié)果表明這種方法無論在測(cè)試時(shí)間,還是在測(cè)試功耗以及所需要的存儲(chǔ)空間上都顯示出其高效性。4.會(huì)議論文蔣敬旗.周旭.李文.范東睿系統(tǒng)芯片中低功耗測(cè)試的幾種方法2002在系統(tǒng)芯片可測(cè)試性設(shè)計(jì)中考慮功耗優(yōu)化問題是當(dāng)前國(guó)際上新出現(xiàn)的研究領(lǐng)域.在可測(cè)

14、試性設(shè)計(jì)中考慮功耗的主要原因是數(shù)字電路在測(cè)試方式下的功耗比系統(tǒng)在正常工作方式下高很多.測(cè)試期間的功耗會(huì)引發(fā)系統(tǒng)成本上升,可靠性降低,成品率下降.本文介紹低功耗測(cè)試技術(shù)中的一些基本概念,對(duì)已有的幾種主要的降低測(cè)試功耗方法進(jìn)行分析,最后指出低功耗測(cè)試技術(shù)的發(fā)展趨勢(shì)和應(yīng)解決的若干問題.5.學(xué)位論文張玲低功耗SoC測(cè)試及基于狀態(tài)種子的BIST策略的研究2005目前,集成電路測(cè)試面臨兩個(gè)大的問題:測(cè)試時(shí)間過長(zhǎng)和測(cè)試功耗過高。而隨著集成電路不斷復(fù)雜化,測(cè)試變得更加困難。特別是對(duì)基于復(fù)用思想的SoC,雖然這種設(shè)計(jì)思想有利于減少設(shè)計(jì)成本,縮短上市時(shí)間,但測(cè)試這樣復(fù)雜的系統(tǒng)變得異常困難。所以如何對(duì)集成電路進(jìn)行高

15、效的測(cè)試變得越來越重要。本文以縮短測(cè)試時(shí)間和減少測(cè)試功耗為目標(biāo),首先介紹了一種新的低功耗的BIST結(jié)構(gòu),并在此基礎(chǔ)上提出了一種新的基于低功耗BIST結(jié)構(gòu)的系統(tǒng)芯片測(cè)試方法。這種測(cè)試方法的主要思想是：將系統(tǒng)芯片中的多個(gè)核分成若干個(gè)大小不同的組，每個(gè)組使用一個(gè)由線性反饋移位寄存器和映射邏輯組成的 低功耗內(nèi)建自測(cè)試結(jié)構(gòu)來進(jìn)行測(cè)試，其中，線性反饋移位寄存器和映射電路是用來產(chǎn)生有用測(cè)試向量的，也就是說，通過映射邏輯可以將無貢獻(xiàn)的測(cè)試 向量過濾掉。組與組之間的核進(jìn)行并行測(cè)試，組內(nèi)各個(gè)核進(jìn)行串行測(cè)試。整個(gè)結(jié)構(gòu)在給定的測(cè)試功耗限制下，以測(cè)試時(shí)間為優(yōu)化目標(biāo)，使測(cè)試時(shí)間最短 。這種測(cè)試方法的特點(diǎn)是：首先本方法不用

16、外部ATE，也不依賴片上存儲(chǔ)設(shè)備；其次本方法是用低功耗BIST來產(chǎn)生SoC測(cè)試時(shí)所需要的測(cè)試向量，大大減 少了測(cè)試功耗、減少了測(cè)試時(shí)間；第三，本結(jié)構(gòu)中，部分核共用一個(gè)BIST結(jié)構(gòu)，減少了硬件開銷。實(shí)驗(yàn)結(jié)果表明本測(cè)試方法不僅大大減少了測(cè)試時(shí)間和 功耗，而且代價(jià)不大。 接著本文又提出了一種新的基于狀態(tài)種子的BIST策略，這種策略的主要思想是：通過統(tǒng)計(jì)LFSR的有用狀態(tài)及其運(yùn)行時(shí)間，發(fā)現(xiàn)LFSR的有用狀態(tài)和運(yùn) 行時(shí)間所需要的存儲(chǔ)空間很小，所以本策略是直接存儲(chǔ)LFSR的狀態(tài)種子及其運(yùn)行時(shí)間來達(dá)到對(duì)電路的測(cè)試，實(shí)驗(yàn)結(jié)果表明這種方法無論在測(cè)試時(shí)間，還 是在測(cè)試功耗以及所需要的存儲(chǔ)空間上都顯示出其高效性。

17、6.學(xué)位論文 顧穎 測(cè)試程序開發(fā)和低功耗測(cè)試方法研究 2006 隨著微電子技術(shù)的迅速發(fā)展和設(shè)計(jì)水平的提高，促進(jìn)了系統(tǒng)芯片(SOC的出現(xiàn)。SOC集成度和測(cè)試數(shù)據(jù)量顯著增大導(dǎo)致測(cè)試功耗急劇增加，測(cè)試功耗 已成為當(dāng)前SOC一個(gè)嚴(yán)重問題。測(cè)試功耗指IP模塊或嵌入式內(nèi)核測(cè)試過程中所消耗的功耗。通常電路在測(cè)試模式下的功耗遠(yuǎn)大于正常工作模式下的功耗 ，而測(cè)試又是集成電路設(shè)計(jì)制造過程的必要流程，因此測(cè)試功耗比一般工作功耗更易于造成芯片的燒毀。同時(shí)測(cè)試過程中功耗導(dǎo)致電流升高，為了消除 過熱，必須采用昂貴的封裝。溫度升高也導(dǎo)致嚴(yán)重的硅失效機(jī)制，如電遷移，降低系統(tǒng)的可靠性。因此，開展測(cè)試程序開發(fā)和SOC低功耗測(cè)試方

18、法研究具 有重要的應(yīng)用價(jià)值。主要工作如下： 1分析了集成電路功耗的基本原理，描述了SOC測(cè)試過程中存在功耗高于正常工作的現(xiàn)象和產(chǎn)生原因。 2基于當(dāng)前流行的測(cè)試技術(shù)，研究了幾種低功耗測(cè)試方法，包括測(cè)試向量的優(yōu)化、測(cè)試數(shù)據(jù)壓縮和低功耗BIST方法。 3結(jié)合本人實(shí)際工作，研究了運(yùn)用“學(xué)習(xí)法”生成測(cè)試圖形方法，并將這種方法應(yīng)用于實(shí)際SMJ320C31 DSP器件的測(cè)試，用學(xué)習(xí)法生成SMJ320C31測(cè) 試圖形，開發(fā)了一種SMJ320C31 DSP器件的測(cè)試程序。 7.期刊論文 沈海斌.王國(guó)雄.趙旭鑫.胡國(guó)興.SHEN Hai-bin.WANG Guo-xiong.ZHAO Xu-xin.HU Guo-

19、xing 傳輸透明 的SoC總線低功耗環(huán)算法 -浙江大學(xué)學(xué)報(bào)（工學(xué)版）2007,41(2 為適應(yīng)地址、讀/寫數(shù)據(jù)在不同傳輸方式下的特性,并保持SoC總線上IP可復(fù)用的特點(diǎn),提出了傳輸透明的SoC總線低功耗環(huán)算法.描述了低功耗傳輸與 總線編碼的算法原理,以及在地址線、讀/寫數(shù)據(jù)線上的實(shí)現(xiàn)結(jié)構(gòu).在概率模型的基礎(chǔ)上進(jìn)行了分析,低功耗環(huán)有效地降低了SoC總線的信號(hào)翻轉(zhuǎn)率.通過建 立網(wǎng)絡(luò)終端測(cè)試系統(tǒng),在不同傳輸方式所占比例不同的情況下進(jìn)行了測(cè)試,結(jié)果表明,低功耗環(huán)算法達(dá)到了降低功耗的目的. 8.學(xué)位論文 聶彬 16位低壓低功耗SIGMADELTA調(diào)制器的設(shè)計(jì) 2008 CMOS工藝已步入到深亞微米階段，

20、使芯片的集成度得到了極大的提高，系統(tǒng)芯片集成(SOC的功能得到實(shí)現(xiàn)。另一方面，數(shù)字技術(shù)的飛速發(fā)展，推動(dòng) 著SOC快速發(fā)展。但是，在深亞微米工藝?yán)?，真正要?shí)現(xiàn)SOC，離不開低電壓低功耗的模擬電路來支撐和保證。 模數(shù)轉(zhuǎn)化是SOC重要的一個(gè)部分，其中基于SIGMADELTA過采樣轉(zhuǎn)換技術(shù)的模數(shù)轉(zhuǎn)化器在模擬和數(shù)字電路的接口部件中得到廣泛應(yīng)用。這種類型的模 數(shù)轉(zhuǎn)化技術(shù)對(duì)工藝要求不高，用標(biāo)準(zhǔn)的數(shù)字CMOS工藝就可以實(shí)現(xiàn)，同時(shí)在低電壓供電和低功耗要求下，這種模數(shù)轉(zhuǎn)化技術(shù)相對(duì)其它轉(zhuǎn)換技術(shù)比較容易實(shí) 現(xiàn)，使它便于作為一個(gè)IP集成在SOC系統(tǒng)之中。 本文首先詳細(xì)分析了單階和高階1bit調(diào)制器工作原理，并給出了調(diào)制

21、器的其它一些改進(jìn)拓?fù)浣Y(jié)構(gòu)。然后圍繞低電源電壓?jiǎn)栴}，分析 了目前所采用的幾種低電壓模擬設(shè)計(jì)技術(shù)，對(duì)它們的優(yōu)缺點(diǎn)進(jìn)行了總結(jié)。接著，本文采用目前先進(jìn)的標(biāo)準(zhǔn)數(shù)字CMOS深亞微米工藝(SMIC90n設(shè)計(jì)一個(gè)低電 壓低功耗三階1bit調(diào)制器，實(shí)現(xiàn)16位數(shù)模轉(zhuǎn)化，它的電源電壓為1V，而功耗僅420uW。設(shè)計(jì)中先用系統(tǒng)仿真軟件得到實(shí)現(xiàn)三階調(diào)制器的環(huán)路系數(shù) ，然后著手各個(gè)具體電路的設(shè)計(jì)。有別于目前所采用的低壓模擬設(shè)計(jì)方法，設(shè)計(jì)中采用電阻分流技術(shù)實(shí)現(xiàn)0.6參考基準(zhǔn)源以得到1V電源電壓調(diào)制器所需的 參考電壓。為了克服電源電壓過低導(dǎo)致運(yùn)放的輸出擺幅過小的問題，設(shè)計(jì)中還采用classAB輸出結(jié)構(gòu)以增大擺幅，同時(shí)還采用一

22、種增益增強(qiáng)技術(shù)來提高 增益以解決深亞微米里MOS晶體管低漏端電阻造成低增益的問題。本設(shè)計(jì)在仔細(xì)分析調(diào)制器的各種非理想因素基礎(chǔ)上，推導(dǎo)出實(shí)現(xiàn)調(diào)制器環(huán)路系數(shù)的合理 電容值，以減少運(yùn)放驅(qū)動(dòng)電容所需功耗和達(dá)到設(shè)計(jì)目標(biāo)所要求的信噪比。 9.期刊論文 成立.王振宇.張兵.朱漪云.范木宏.CHENG Li.WANG Zhen-yu.ZHANG Bing.ZHU Yi-yun.FAN Mu-hong 幾 種CMOS VLSI的低功耗BIST技術(shù) -半導(dǎo)體技術(shù)2005,30(10 在分析全掃描內(nèi)建自測(cè)試(BIST較高測(cè)試功耗的基礎(chǔ)上,總結(jié)出幾種CMOS VLSI的低功耗BIST技術(shù)方案,包括減少待測(cè)電路(CUT輸入端的翻轉(zhuǎn)次數(shù)、 簡(jiǎn)化線性反饋