現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓ppt課件

1、現(xiàn)代數(shù)字系統(tǒng)設計技術(shù)現(xiàn)代數(shù)字系統(tǒng)設計技術(shù)全國大學生電子設計競賽選拔培訓全國大學生電子設計競賽選拔培訓郭萬有2019.5 數(shù)字集成電路、數(shù)字系統(tǒng)、EDA SOC與SOPC IP 核 基于FPGA/CPLD的數(shù)字系統(tǒng)設計EDAEDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設計技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設計 總結(jié) DSP的FPGA實現(xiàn) 附：數(shù)字系統(tǒng)應用第一節(jié)數(shù)字集成電路、數(shù)字系統(tǒng)、EDA1.1 數(shù)字集成電路數(shù)字集成電路門陣列門陣列Gate Array）標準單元標準單元(Standard Cell) 可編程邏輯器件可編程邏輯器件(Programmable Logic Device)PROM FPLAPALGALHDPLD FPGA

2、u ASIC 全定制全定制(Full Custom)半定制半定制(Semi-Custom)EPLD CPLD 可編程邏輯器件可編程邏輯器件 經(jīng)歷了從經(jīng)歷了從PROMPROM、PLAPLA、PALPAL、 GALGAL、EPLDEPLD到到CPLDCPLD和和FPGAFPGA的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進和提高。能、速度和靈活性方面不斷地改進和提高。 目前目前,FPGA ,FPGA 已開始采用已開始采用90nm90nm工藝，集工藝，集成度可達上千萬門，速度可達千兆級，內(nèi)置硬核、存成度可達上千萬門，速度可達千兆級，內(nèi)置硬核、存

3、儲器、儲器、DSPDSP塊、塊、PLLPLL等等, ,支持多種軟核支持多種軟核, ,成為理想的成為理想的SOCSOC設計平臺設計平臺1.2 數(shù)字系統(tǒng)數(shù)字系統(tǒng)單片機系統(tǒng)單片機系統(tǒng)DSPDSP及嵌入式系統(tǒng)及嵌入式系統(tǒng)FPGA系統(tǒng)系統(tǒng)1.3 EDA技術(shù)技術(shù) EDA (Electronic Design Automation)，即電子設計自動化，是，即電子設計自動化，是匯集計算機應用學、微電子學和電子系統(tǒng)科學最新成果的一系列電匯集計算機應用學、微電子學和電子系統(tǒng)科學最新成果的一系列電子系統(tǒng)設計軟件。子系統(tǒng)設計軟件。 EDA 經(jīng)歷了三個發(fā)展階段經(jīng)歷了三個發(fā)展階段 ： CAD (Computer Aide

4、d Design)階段階段 (60年代中年代中80年代初年代初) CAE (Computer Aided Engineering)階段階段 (80年代初年代初90年代年代) ESDA(Electronic System Design Automation)階段階段 (90年代初以來的高速發(fā)展的階段年代初以來的高速發(fā)展的階段)數(shù)字系統(tǒng)數(shù)字系統(tǒng)EDA主要特征主要特征 著名著名EDA公司公司第二節(jié) 基于可編程邏輯器件的數(shù)字系統(tǒng)設計2.1可編程邏輯器件結(jié)構(gòu)可編程邏輯器件結(jié)構(gòu)基本基本PLD結(jié)構(gòu)結(jié)構(gòu)輸入電路與陣列或陣列輸出電路輸入輸出輸入項乘積項或項PIACPLD 結(jié)構(gòu)圖I/O Control Block

5、LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLAB.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式 陣陣 列列 ISE Foundation 包含了業(yè)界用于可編程邏輯設計的最先進的時序驅(qū)動實現(xiàn)工具，以及設計輸入、綜合和驗證功能。 2.1可編程邏輯器件開發(fā)環(huán)境可編程邏輯器件開發(fā)環(huán)境1.3 可編程邏輯器件開發(fā)過程可編程邏輯器件開發(fā)過程設計準備設計輸入原理圖硬件描述語言設計綜合與實現(xiàn)優(yōu)化合并、映射規(guī)劃、布線生成編

6、程文件功能仿真時序仿真器件測試器件編程1K-5K10-100K100K-1M1M-10M19911993201920192019201920192019SchematicsRTLBehavioralVHDL/VerilogIntellectual PropertyMATLABDSP BUilDERC-CodeSystem C1Usable Gates (K)1.4 基于基于FPGA設計的特點設計的特點 PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法門級門級 板級板級 芯片級芯片級 EDA技術(shù)極大地提高了設計效率技術(shù)極大地提高了設計效率設計輸入設計輸入 設計綜合設計綜合設計實現(xiàn)設

7、計實現(xiàn) 設計驗證設計驗證第三節(jié)IP CORE第四節(jié)SOC與SOPCSOPCCPUDSPAnalogI/FROMSOPC System on a Programmable ChipSOPC的途徑SOPC BuilderSOPCBuilder庫中已有的組件：處理器 片內(nèi)處理器 片外處理器的接口 IP外設 存儲器接口 通用的微-外設 通訊外設 橋接口 數(shù)字信號處理DSPIP 硬件加速外設 EBISRAM(Single Port)SDRAMControllerDPRAMSDRAM InterfaceFlashInterfaceBridgeMaster PortSlave PortDual-PortRA

8、M InterfaceARM- or MIPS-BasedProcessorPLLsPLDStripeInterconnectPortsCompleted SOPC ArchitectureConfigured IP CoresConfigured SiliconFeatures(e.g. Memory Mapping)Altera SOPCNiosII Altera SOPCNiosII 實驗板實驗板HardCopy 結(jié)構(gòu)化的ASIC嵌有嵌有IBM PowerPCIBM PowerPC處理器硬核處理器硬核 MicroBlazeMicroBlaze的的 FPGA FPGA 第五節(jié)DSP的FPG

9、A實現(xiàn)Xilinx: 多達多達444個個18X18嵌入式乘法器嵌入式乘法器 豐富的豐富的DSP算法庫算法庫 MATLAB/Simulink、 Xilinx System Generator for DSP uAltera:u FPGA FPGA 的的DSPDSP特性特性Altera FPGAAltera FPGA上的上的DSPDSP塊塊在在Altera FPGAAltera FPGA上實現(xiàn)上實現(xiàn)DSPDSP DSP Builder 將與MATLAB、Simulink塊和Altera的IP MegaCore功能塊組合在一起，從而把系統(tǒng)級的設計和DSP算法的實現(xiàn)連接在一起。 DSP Builder

10、允許系統(tǒng)、算法、和硬件設計去共享一個通用的開發(fā)平臺。DSP BuilderAltera DSP 設計流程 總結(jié)FPGA/CPLD成為現(xiàn)代數(shù)字系統(tǒng)設計的主力載體嵌入式處理器、DSP功能塊的完善與開發(fā) 主導著當前FPGA結(jié)構(gòu)的發(fā)展EDA軟件以IP 核的設計及應用為重要內(nèi)容現(xiàn)代數(shù)字系統(tǒng)的設計以SOC/SOPC為主要特征附：數(shù)字系統(tǒng)應用單元數(shù)字邏輯信號產(chǎn)生 NCO 數(shù)控振蕩器 PWM 脈寬調(diào)制 PFM 脈頻調(diào)制 DPLL 數(shù)字鎖相環(huán) 。 。 。 單元數(shù)字邏輯信號變換 數(shù)字積分/微分 延時/單穩(wěn) 分頻/倍頻/混頻/頻率合成 比例乘法器 。 。 。 單元數(shù)字邏輯信號處理 FIR 濾波器 IIR濾波器 FFT譜分析 數(shù)字鑒相/頻/脈寬/周期 數(shù)字調(diào)制/解調(diào)。 單元數(shù)字邏輯接口邏輯 EPP/SP