基本邏輯器件.

1、（9-1）第第9 9章章門電路和組合邏輯電路門電路和組合邏輯電路 （9-2） 9.1 9.1 晶體管晶體管的開關(guān)作用的開關(guān)作用9.1.19.1.1三極管的三種工作狀態(tài)三極管的三種工作狀態(tài) （1 1）截止?fàn)顟B(tài)：）截止?fàn)顟B(tài)：當(dāng)當(dāng)U Ui i小于三極管發(fā)射結(jié)死區(qū)電壓時，小于三極管發(fā)射結(jié)死區(qū)電壓時，I IB BI ICBOCBO00， I IC CI ICEOCEO00，U UCECEV VCCCC，三極管工作在截止區(qū)，對應(yīng)圖中的，三極管工作在截止區(qū)，對應(yīng)圖中的A A點(diǎn)。點(diǎn)。 三極管工作在截止?fàn)顟B(tài)的條件為：發(fā)射結(jié)反偏或小于死區(qū)電壓三極管工作在截止?fàn)顟B(tài)的條件為：發(fā)射結(jié)反偏或小于死區(qū)電壓VCiCSB1I0

2、.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V+T123BiRebiUCCRiCbCcCEU（9-3） 此時，若調(diào)節(jié)此時，若調(diào)節(jié)R Rb b，則，則I IB B，I IC C，U UCECE，工作點(diǎn)沿著負(fù)載線由，工作點(diǎn)沿著負(fù)載線由A A點(diǎn)點(diǎn)BB點(diǎn)點(diǎn)CC點(diǎn)點(diǎn)DD點(diǎn)向上移動。在此期間，三極管工作在放大區(qū)，點(diǎn)向上移動。在此期間，三極管工作在放大區(qū)，其特點(diǎn)其特點(diǎn)為為I IC CIIB B。 三極管三極管工作在放大狀態(tài)的條件為：工作在放大狀態(tài)的條件為：發(fā)射結(jié)正偏，集電結(jié)反偏發(fā)射結(jié)正偏，集電結(jié)反偏 （2 2）放大狀態(tài)：）放大狀態(tài)：當(dāng)當(dāng)U Ui i為正值且大于死區(qū)電壓時

3、，為正值且大于死區(qū)電壓時，三極管三極管導(dǎo)通。有導(dǎo)通。有 bibBEiBRURUUIVCiCSB1I0.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V+T123BiRebiUCCRiCbCcCEU（9-4） 再減小再減小R Rb b，I IB B會繼續(xù)增加，但會繼續(xù)增加，但I(xiàn) IC C不會再增加，不會再增加，三極管三極管進(jìn)入飽和狀態(tài)。進(jìn)入飽和狀態(tài)。飽和時的飽和時的U UCECE電壓稱為飽和壓降電壓稱為飽和壓降U UCESCES，其典型值為：，其典型值為：U UCESCES0.30.3V V。 三極管三極管工作在飽和狀態(tài)的電流條件為：工作在飽和狀態(tài)的電流條件為：

4、I IB B I IBS BS 電壓條件為：電壓條件為：集電結(jié)和發(fā)射結(jié)均正偏集電結(jié)和發(fā)射結(jié)均正偏 （3 3）飽和狀態(tài)：）飽和狀態(tài)：U Ui i不變，繼續(xù)減小不變，繼續(xù)減小R Rb b，當(dāng)，當(dāng)U UCECE 0.70.7V V時，集電結(jié)變?yōu)闀r，集電結(jié)變?yōu)榱闫?，稱為零偏，稱為臨界飽和狀態(tài)臨界飽和狀態(tài)，對應(yīng)，對應(yīng)E E點(diǎn)。此時的集電極電流用點(diǎn)。此時的集電極電流用I ICSCS表示表示，基極，基極電流用電流用I IBSBS表示表示，有，有: :CCCC0.7V-RVRVICCCSCCCCSBSRVIIVCiCSB1I0.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V

5、+T123BiRebiUCCRiCbCcCEU（9-5）R1R2AF+VccuAtuFt+Vcc0.3V9.1.2 波形變換波形變換（9-6）門電路是用以實現(xiàn)邏輯關(guān)系的電子電門電路是用以實現(xiàn)邏輯關(guān)系的電子電路，與我們所講過的基本邏輯關(guān)系相對應(yīng)，路，與我們所講過的基本邏輯關(guān)系相對應(yīng)，門電路主要有：門電路主要有：與門與門、或門或門、與非門與非門、或或非門非門、異或門異或門等。等。在數(shù)字電路中，一般用高電平代表在數(shù)字電路中，一般用高電平代表1、低點(diǎn)平代表低點(diǎn)平代表0，即所謂的，即所謂的正邏輯系統(tǒng)正邏輯系統(tǒng)。9.2 9.2 分立元件門電路分立元件門電路 9.2.1 9.2.1 門電路的基本概念門電路的

6、基本概念（9-7）9.2.2 “9.2.2 “與與”邏輯邏輯A、B、C條件都具備時，事件條件都具備時，事件F才發(fā)生。才發(fā)生。EFABC&ABCF邏輯符號邏輯符號（9-8）F=ABC邏輯式邏輯式邏輯乘法邏輯乘法邏輯與邏輯與AFBC00001000010011000010101001101111真值表真值表（9-9）二極管與門二極管與門FD1D2AB+12VuA uB uF 0V 0V 0.3V 0V 3V 0.3V 3V 0V 0.3V 3V 3V 3.3V 設(shè)二極管的飽和壓降設(shè)二極管的飽和壓降為為0.3伏。伏。0101BFA0011輸輸 入入0001輸出輸出 真值表真值表（9-10）9.2.3

7、“9.2.3“或或”邏輯邏輯A、B、C只有一個條件具備時，事件只有一個條件具備時，事件F就就發(fā)生。發(fā)生。 1ABCF邏輯符號邏輯符號AEFBC（9-11）F=A+B+C邏輯式邏輯式邏輯加法邏輯加法邏輯或邏輯或AFBC00001001010111010011101101111111真值表真值表（9-12）二極管或門二極管或門uA uB uF 0V 0V -0.3V 0V 3V 2.7V 3V 0V 2.7V 3V 3V 2.7V FD1D2AB-12V0101BFA0011輸輸 入入0111輸出輸出 真值表真值表（9-13）9.2.4 “9.2.4 “非非”邏輯邏輯A條件具備時條件具備時 ，事件

8、，事件F不發(fā)生；不發(fā)生；A不具備不具備時，事件時，事件F發(fā)生。發(fā)生。邏輯符號邏輯符號AEFRAF1 1（9-14）邏輯式邏輯式邏輯非邏輯非邏輯反邏輯反真值表真值表AF AF0110（9-15）R1DR2AF+12V +3V三極管非門三極管非門uA uF 3V 0.3 0V 3.3 嵌位二極管嵌位二極管（三極管的飽和壓降（三極管的飽和壓降假設(shè)為假設(shè)為0.3V）FA01輸輸 入入10輸輸 出出真值表真值表（9-16）R1DR2F+12V +3V三極管非門三極管非門D1D2AB+12V二極管與門二極管與門與非門與非門（9-17）幾種常用的邏輯關(guān)系邏輯幾種常用的邏輯關(guān)系邏輯“與與”、“或或”、“非非”

9、是三種基本的是三種基本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)榛A(chǔ)表示。以它們?yōu)榛A(chǔ)表示。CBAF與非：與非：條件條件A、B、C都具都具備，則備，則F 不發(fā)不發(fā)生。生。&ABCF（9-18）CBAF或非：或非：條件條件A、B、C任一任一具備，則具備，則F不不 發(fā)生。發(fā)生。ABC 1FBABABAF異或：異或：條件條件A、B有一個具有一個具備，另一個不備，另一個不具備則具備則F 發(fā)生。發(fā)生。ABC=1F（9-19）1. 體積大、工作不可靠。體積大、工作不可靠。2. 需要不同電源。需要不同電源。3. 各種門的輸入、輸出電平不匹配。各種門的輸入、輸出電平不匹配。

10、分立元件門電路的缺點(diǎn)分立元件門電路的缺點(diǎn)（9-20）與分立元件電路相比，集成電路具有體與分立元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管管集成門電路等。集成門電路等。9.3.1 TTL9.3.1 TTL門電路門電路9.3 TTL9.3 TTL門電路門電路（9-21）+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCCBAF 9.3.2 TTL9.3.2 TTL與非門的基

11、本原理與非門的基本原理（9-22）C+VBANNNNPPPPCCR1+V131T1CRBACCT T1 1的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)（9-23）1. 任一輸入為低電平（任一輸入為低電平（0.3V）時）時“0”1V不足以讓不足以讓T2、T5導(dǎo)通導(dǎo)通三個三個PN結(jié)結(jié)導(dǎo)通需導(dǎo)通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC （9-24）+5VFR4R2R13kR5T3T4T1b1c1ABC1. 任一輸入為低電平（任一輸入為低電平（0.3V）時）時“0”1Vuouo=5-uR2-ube3-ube4 3.6V高電平！高電平！ （9-25）2. 輸入全為高電平（輸入全為高電平（3.

12、6V）時）時“1”全導(dǎo)通全導(dǎo)通電位被嵌電位被嵌在在2.1V全反偏全反偏 1V截止截止+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC （9-26）2. 輸入全為高電平（輸入全為高電平（3.6V）時）時+5VFR2R13kT2R3T1T5b1c1ABC全反偏全反偏“1”飽和飽和uF=0.3VABCF （9-27）9.3.3 TTL9.3.3 TTL與非門芯片與非門芯片 CT74LS00CT74LS00是一種典型的是一種典型的TTLTTL與非門器件，內(nèi)部含有與非門器件，內(nèi)部含有4 4個個2 2輸輸入端與非門，共有入端與非門，共有1414個引腳。個引腳。（9-28）u0(V)ui(

13、V)123UOH(3.6V)UOL(0.3V)傳輸特性曲線傳輸特性曲線u0(V)ui(V)123UOH“1”UOL(0.3V)閾值閾值UT=1.4V理想的傳輸特性理想的傳輸特性輸出高電平輸出高電平輸出低電平輸出低電平9.3.49.3.4電壓傳輸特性電壓傳輸特性（9-29）1. 輸出高電平輸出高電平UOH、輸出低電平、輸出低電平UOL UOH 2.4V UOL 0.4V 便認(rèn)為合格。便認(rèn)為合格。 典型值典型值UOH=3.4V UOL 0.3V 。 2. 閾值電壓閾值電壓UTuiUT時，認(rèn)為時，認(rèn)為ui是高電平。是高電平。UT=1.4V9.3.5 9.3.5 主要參數(shù)主要參數(shù)（9-30）3 3噪聲

14、容限電壓噪聲容限電壓TTLTTL門電路的輸出高低電平不是一個值，而是一個范圍。門電路的輸出高低電平不是一個值，而是一個范圍。同樣，它的輸入高低電平也有一個范圍，即它的同樣，它的輸入高低電平也有一個范圍，即它的輸入信號允許一定的容差，稱為輸入信號允許一定的容差，稱為噪聲容限噪聲容限。噪聲容限電壓衡量抗干擾能力噪聲容限電壓衡量抗干擾能力（9-31）0.3V+V13b1B1TR1iCC4K1VILI4.4.輸入低電平電流輸入低電平電流I IILIL與輸入高電平電流與輸入高電平電流I IIHIH（1 1）輸入低電平電流）輸入低電平電流I IILIL是指當(dāng)門電是指當(dāng)門電路的輸入端接低電平時，從門電路輸入

15、端路的輸入端接低電平時，從門電路輸入端流出的電流。流出的電流。（9-32）3.6V+V13b1IB1IHTR1iCC4KA2.1V1.4V（2 2）輸入高電平電流）輸入高電平電流I IIHIH是指當(dāng)門電路是指當(dāng)門電路的輸入端接高電平時，流入輸入端的電流的輸入端接高電平時，流入輸入端的電流( (很小很小) )。 （9-33）5. 扇出系數(shù)扇出系數(shù) 與門電路輸出驅(qū)動同類門的個數(shù)與門電路輸出驅(qū)動同類門的個數(shù)+5VR4R2R5T3T4T1前級前級T1T1IiH1IiH3IiH2IOH前級輸出為前級輸出為 高電平時高電平時 （9-34）+5VR2R13kT2R3T1T5b1c1前級前級IOLIiL1Ii

16、L2IiL3前級輸出為前級輸出為 低電平時低電平時 （9-35）輸出低電平時，流入前級的電流（灌電流）：輸出低電平時，流入前級的電流（灌電流）：21iLiLOLIII輸出高電平時，前級流出的電流（拉電流）：輸出高電平時，前級流出的電流（拉電流）：21iHiHOHIII一般與非門的扇出系數(shù)為一般與非門的扇出系數(shù)為10。 由于由于IOL、IOH的限制，每個門電路輸出端所的限制，每個門電路輸出端所帶門電路的個數(shù)，稱為扇出系數(shù)。帶門電路的個數(shù)，稱為扇出系數(shù)。（9-36）6. 平均傳輸延遲時間平均傳輸延遲時間tuiotuoo50%50%tpd1tpd2平均傳輸延遲時間平均傳輸延遲時間)(2121pdpd

17、pdttt越小越好越小越好（9-37）1. 懸空的輸入端相當(dāng)于接高電平。懸空的輸入端相當(dāng)于接高電平。2. 為了防止干擾，可將懸空的輸入為了防止干擾，可將懸空的輸入端接高電平。端接高電平。說明說明（9-38）1 NMOS1 NMOS門電路門電路0UDSID負(fù)載線負(fù)載線ui=“1”ui=“0”uo=“0”uo=“1”uiuoUCCRDS2 2 MOS MOS門電路門電路1.NMOS反相器反相器（9-39）AT2+UDDYT1（1 1）當(dāng)輸入）當(dāng)輸入A A為高電平為高電平時，時，T T1 1導(dǎo)通，導(dǎo)通，T T2 2也導(dǎo)通。因為也導(dǎo)通。因為g gm m1 1g gm m2 2，所以兩管的，所以兩管的導(dǎo)

18、通電阻導(dǎo)通電阻R RDS1DS1R RDS2DS2，輸出為輸出為低電平。低電平。 2. NMOS非門非門T T1 1為驅(qū)動管，為驅(qū)動管，T T2 2為負(fù)為負(fù)載管載管, ,g gm1m1g gm2m2 （2 2）當(dāng)輸入）當(dāng)輸入A A為低電平為低電平0 0V V時，時，T1T1截止，截止，T2T2導(dǎo)通導(dǎo)通 ，即輸出為高電平。即輸出為高電平。（9-40）3. NMOS與非門與非門AT3+UDDYT1T2B BT T1 ,1 ,T T2 2為驅(qū)動管，為驅(qū)動管，T T3 3為負(fù)為負(fù)載管載管, ,g gm1, m1, g gm2m2 g gm3m3 （1 1）當(dāng)輸入）當(dāng)輸入A,BA,B為高電平為高電平時，

19、時，T T1 ,1 ,T T2 2導(dǎo)通，輸出為導(dǎo)通，輸出為低電平。低電平。 （2 2）當(dāng)輸入）當(dāng)輸入A A或或B B為低電平為低電平時時, ,輸出為高電平。輸出為高電平。（9-41）2 CMOS2 CMOS門電路門電路NMOS管管PMOS管管CMOS電路電路1. CMOS非門非門+UCCST2DT1AFGGSDT T1 1為驅(qū)動管，為驅(qū)動管，T T2 2為負(fù)為負(fù)載管載管, ,g gm1m1g gm2m2 （9-42）ui=0截止截止ugs2= UCC導(dǎo)通導(dǎo)通u=“”工作原理：工作原理：+UCCST2DT1AFGGSD（9-43）ui=導(dǎo)通導(dǎo)通截止截止u=“”工作原理：工作原理：+UCCST2D

20、T1AFGGSD（9-44）2. CMOS與非門與非門AT3+UDDYT1T2B BT4T T1 ,1 ,T T2 2為驅(qū)動管，為驅(qū)動管，T T3, 3, T T4 4為負(fù)載管為負(fù)載管, ,g gm1 , m1 , g gm2m2 g gm3m3, ,g gm4m4（1 1）當(dāng)輸入）當(dāng)輸入A,BA,B為高電平為高電平時，時，T T1 ,1 ,T T2 2導(dǎo)通，導(dǎo)通， T T3 ,3 ,T T4 4截止截止, ,輸出為輸出為低電平。低電平。 （2 2）當(dāng)輸入）當(dāng)輸入A A或或B B為低電平為低電平時時, , 驅(qū)動管驅(qū)動管截止，負(fù)載管截止，負(fù)載管導(dǎo)通導(dǎo)通, ,輸出為高電平。輸出為高電平。（9-45

21、）3. CMOS或非門或非門AT3+UDDYT1T2B BT4T T1 ,1 ,T T2 2為驅(qū)動管，為驅(qū)動管，T T3, 3, T T4 4為負(fù)載管為負(fù)載管, ,g gm1 , m1 , g gm2m2 g gm3m3, ,g gm4m4（1 1）當(dāng)輸入有高電平）當(dāng)輸入有高電平時，時，輸出為低輸出為低電平。電平。 （2 2）當(dāng)輸入）當(dāng)輸入A A和和B B為低電平為低電平時時, ,輸出為高電平。輸出為高電平。（9-46）4. CMOS傳輸門傳輸門(模擬開關(guān)模擬開關(guān))uOuICT1T2V VDDDDC（1 1）當(dāng)）當(dāng)C C接高電平接高電平V VDDDD， 接低電平接低電平0 0V V時，若時，若

22、u uI I在在0 0V V-V VDDDD的范的范圍變化，至少有一管導(dǎo)通，相當(dāng)于一閉合開關(guān)，將輸入傳圍變化，至少有一管導(dǎo)通，相當(dāng)于一閉合開關(guān)，將輸入傳到輸出，即到輸出，即u uO O= =u uI I。C（2 2）當(dāng)當(dāng)C C接低電平接低電平0 0V V， 接高電平接高電平V VDDDD，u uI I在在0 0V V-V VDDDD的范圍變化的范圍變化時，時，T T1 1和和T T2 2都截止，輸出呈高阻狀態(tài)，都截止，輸出呈高阻狀態(tài)，相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)斷開。CCTGuIuOC輸入源極輸入源極輸出漏極輸出漏極（9-47）3 CMOS3 CMOS電路電路的優(yōu)點(diǎn)的優(yōu)點(diǎn)1. 靜態(tài)功耗小。靜態(tài)功耗

23、小。2. 允許電源電壓范圍寬（允許電源電壓范圍寬（3 18V）。）。3. 扇出系數(shù)大，抗噪容限大。扇出系數(shù)大，抗噪容限大。（9-48）1.由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：分析步驟：2.用邏輯代數(shù)或卡諾圖對邏輯表達(dá)式進(jìn)行用邏輯代數(shù)或卡諾圖對邏輯表達(dá)式進(jìn)行化簡?；?。3.列出輸入輸出狀態(tài)表并得出結(jié)論。列出輸入輸出狀態(tài)表并得出結(jié)論。電路電路 結(jié)構(gòu)結(jié)構(gòu)輸入輸出之間輸入輸出之間的邏輯關(guān)系的邏輯關(guān)系9.4 9.4 組合邏輯電路的分析和綜合組合邏輯電路的分析和綜合1 1 組合邏輯電路的分析組合邏輯電路的分析（9-49）例：分析下圖的邏輯功能例：分析下圖的邏輯功能

24、 &ABFBAABABBABBAABAFBBAABABBAABA）（）（BABA（9-50）A B F 0 0 0 0 1 1 1 0 1 1 1 0 真值表真值表相同為相同為“0”不同為不同為“1”異或門異或門=1BAF（9-51）例：分析下圖的邏輯功能例：分析下圖的邏輯功能 &ABFABABBABABABABAFBABABABA（9-52）A B F 0 0 1 0 1 0 1 0 0 1 1 1 真值表真值表相同為相同為“1”不同為不同為“0”同或門同或門=1BAF（9-53）任務(wù)任務(wù)要求要求最簡單的最簡單的邏輯電路邏輯電路1.指定實際問題的邏輯含義，列出真值指定實際問題的邏輯含義，列出

25、真值表，進(jìn)而寫出邏輯表達(dá)式。表，進(jìn)而寫出邏輯表達(dá)式。2.用邏輯代數(shù)或卡諾圖對邏輯表達(dá)式進(jìn)行用邏輯代數(shù)或卡諾圖對邏輯表達(dá)式進(jìn)行化簡。化簡。3.列出輸入輸出狀態(tài)表并畫出邏輯電路圖。列出輸入輸出狀態(tài)表并畫出邏輯電路圖。分析步驟：分析步驟：2 2 組合邏輯電路的綜合組合邏輯電路的綜合（9-54）例：設(shè)計三人表決電路（例：設(shè)計三人表決電路（A、B、C）。每人）。每人一個按鍵，如果同意則按下，不同意則不按。一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。否則不亮。1.首先指明邏輯符號取首先指明邏輯符號取“0”、“1”的含義的含義

26、。三。三個按鍵個按鍵A、B、C按下時為按下時為“1”，不按時為，不按時為“0”。輸出量為輸出量為 F，多數(shù)贊成時是，多數(shù)贊成時是“1”，否則是，否則是“0”。2.根據(jù)題意列出邏輯狀態(tài)表根據(jù)題意列出邏輯狀態(tài)表。（9-55）邏輯狀態(tài)表邏輯狀態(tài)表3.列邏輯表達(dá)式并化簡列邏輯表達(dá)式并化簡CABCABF（9-56）4.根據(jù)邏輯表達(dá)式畫出邏輯圖。根據(jù)邏輯表達(dá)式畫出邏輯圖。CABCABF& 1&AB BCF（9-57）CABCABCABCAB&ABCFCABCABF若用與非門實現(xiàn)若用與非門實現(xiàn)（9-58）9.5 9.5 加法器加法器1 1 0 11 0 0 1+舉例：舉例：A=1101, B=1001, 計

27、算計算A+B011010011（9-59）加法運(yùn)算的基本規(guī)則加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。）逢二進(jìn)一。（2）最低位是兩個數(shù)最低位的相加，不需）最低位是兩個數(shù)最低位的相加，不需考慮進(jìn)位?？紤]進(jìn)位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。被加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個結(jié)果：本位和、）任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進(jìn)位。向高位的進(jìn)位。（9-60）（1）半加器）半加器半加運(yùn)算不考慮從低位來的進(jìn)位半加運(yùn)算不考慮從低位來的進(jìn)位A-加數(shù)；加數(shù)；B-被加數(shù)；被加數(shù)；S-本位和；本位和；C-進(jìn)位。進(jìn)位。A B C S

28、0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表（9-61）A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表BABABASABC （9-62）邏輯圖邏輯圖邏輯符號邏輯符號=1&ABSC ABSCCO（9-63）（2）全加器）全加器an-加數(shù)；加數(shù)；bn-被加數(shù)；被加數(shù)；cn-1-低位的進(jìn)低位的進(jìn)位；位；sn-本位和；本位和；cn-進(jìn)位。進(jìn)位。 相加過程中，既考慮加數(shù)、被加數(shù)又考相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位。慮低位的進(jìn)位。（9-64）an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0

29、0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 11nnnnnncbabacbabasnnnnn)()(nnnnnnnbacbabacn1)(（9-65）nnnnnnnbacbabacn1)(nnbabasnnnnba nnbabasnn11nnc scssnnnnnbascc1半加和：半加和：所以：所以：1nnnnnn)cbaba(c )bab(asnn1nnn（9-66）邏輯圖邏輯圖半加器半加器半加器半加器 1anbnCn-1sncnScn-1COABiii-1CCiSiCI邏輯符號邏輯符號（9-67）多位數(shù)加法器多位

30、數(shù)加法器4 4位串行進(jìn)位加法器位串行進(jìn)位加法器iBCi-1iASiiCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC3（9-68）9.6 9.6 編碼器編碼器所謂所謂編碼編碼就是賦予選定的一系列二進(jìn)制代就是賦予選定的一系列二進(jìn)制代碼以固定的含義。碼以固定的含義。n個二進(jìn)制代碼（個二進(jìn)制代碼（n位二進(jìn)制數(shù)）有位二進(jìn)制數(shù)）有2n種不種不同的組合，可以表示同的組合，可以表示2n個信號。個信號。18.3.1 18.3.1 二進(jìn)制編碼器二進(jìn)制編碼器將一系列信號狀態(tài)編制成二進(jìn)制代碼。將一系列信號狀態(tài)編制成二進(jìn)制代

31、碼。（9-69）例：用與非門組成例：用與非門組成三位二進(jìn)制編碼器三位二進(jìn)制編碼器- 八線八線 - 三線編碼器三線編碼器設(shè)八個輸入端為設(shè)八個輸入端為I1 I8，八種狀態(tài)，與之對，八種狀態(tài)，與之對應(yīng)的輸出設(shè)為應(yīng)的輸出設(shè)為F1、F2、F3，共三位二進(jìn)制數(shù)。，共三位二進(jìn)制數(shù)。設(shè)計編碼器的過程與設(shè)計一般的組合邏輯設(shè)計編碼器的過程與設(shè)計一般的組合邏輯電路相同，首先要列出狀態(tài)表，然后寫出邏電路相同，首先要列出狀態(tài)表，然后寫出邏輯表達(dá)式并進(jìn)行化簡，最后畫出邏輯圖輯表達(dá)式并進(jìn)行化簡，最后畫出邏輯圖。（9-70）I1 I2 I3 I4 I5 I6 I7 I8 F3 F2 F1 0 1 1 1 1 1 1 1 0

32、0 0 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 真值表真值表86421IIIIF8642IIII87432IIIIF 87653IIIIF （9-71）I1I2I3I4I5I6I7I8&F3F2F18-3編碼器編碼器邏輯圖邏輯圖（9-72）2 2 二二-十進(jìn)制編碼器十進(jìn)制編碼器將十個狀態(tài)（對應(yīng)于十進(jìn)制的十個代碼）將十個狀態(tài)（對應(yīng)于

33、十進(jìn)制的十個代碼）編制成編制成BCD碼。碼。十個輸入十個輸入需要幾位輸出？需要幾位輸出？四位四位輸入：輸入：I0 I9。輸出：輸出：F3 F0列出狀態(tài)表如下：列出狀態(tài)表如下：（9-73）輸入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 狀態(tài)表狀態(tài)表（9-74）輸入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0

34、I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 98983IIIIF76542IIIIF 76321IIIIF 975310IIIIIF 邏輯圖略邏輯圖略（9-75）輸輸 入入輸輸 出出 I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A0 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 10 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 3 優(yōu)先編碼器優(yōu)先編碼器允許同時輸入兩個以上信號，并按優(yōu)先級輸出允許同時輸入兩個以上信號，并按優(yōu)先級輸出（9-76）9.7