基于FPGA的多功能函數(shù)信號發(fā)生器實用教案

1、波形發(fā)生器 波形發(fā)生器在生產(chǎn)實踐和科技領(lǐng)域中有著廣泛的應(yīng)用(yngyng)。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的振蕩器。 第1頁/共30頁第一頁，共31頁?，F(xiàn)在波形發(fā)生器的實現(xiàn)方法通常有以下幾種：（1）用分立元件組成的波形發(fā)生器：通常是單一波形發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試。（2）可以由晶體管、運放IC等通用器件制作，更多的則是用專門的波形發(fā)生器IC產(chǎn)生

2、。早期的波形發(fā)生器IC，如L8038、BA205、R2207/2209等，它們的功能較少，精度不高，頻率上限只有300kHz，無法產(chǎn)生更高頻率的信號，調(diào)節(jié)方式也不夠靈活，頻率和占空比不能獨立調(diào)節(jié)，二者互相影響。（3）利用單片集成芯片(xn pin)的波形發(fā)生器：能產(chǎn)生多種波形，達到較高的頻率，且易于調(diào)試。鑒于此，美國馬克西姆公司開發(fā)了新一代波形發(fā)生器，它克服了（2）中芯片(xn pin)的缺點，可以達到更高的技術(shù)指標(biāo)，是上述芯片(xn pin)望塵莫及的。此波形發(fā)生器頻率高、精度好，因此它被稱為高頻精密波形發(fā)生器IC。在鎖相環(huán)、壓控振蕩器、頻率合成器、脈寬調(diào)制器等電路的設(shè)計上都是優(yōu)選的器件。第

3、2頁/共30頁第二頁，共31頁。FPGA第3頁/共30頁第三頁，共31頁。本設(shè)計特色(ts)：DDS技術(shù)第4頁/共30頁第四頁，共31頁。 DDS的核心是建立在采樣定理的基礎(chǔ)上，首先要對需要產(chǎn)生的波形進行采樣，將采樣值數(shù)字化后存入存儲器作為數(shù)據(jù)表，然后再通過查表將數(shù)據(jù)讀出，經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量，把存入的數(shù)據(jù)重新合成出來(ch li)。它是一種全數(shù)字化的頻率合成技術(shù)，由相位累加器、加法器、波形存儲器ROM、D/A轉(zhuǎn)換器以及低通濾波器（LPF）構(gòu)成。第5頁/共30頁第五頁，共31頁。第6頁/共30頁第六頁，共31頁。每周期的最高采樣點數(shù)：M=fc/fo;波形數(shù)據(jù)(shj)存儲器的點數(shù)最長為

4、：2L；累加器最小相位增量：=2/2N； 輸出信號頻率：fo=Kfc/2N;最小頻率步進值： f=fc/2N;第7頁/共30頁第七頁，共31頁?？梢姡瑫r鐘頻率fc給定后：輸出信號的頻率取決于頻率控制字K頻率分辨率取決于累加器位數(shù)N相位分辨率取決于波形存儲器的地址線位數(shù)L幅度(fd)量化噪聲取決于波形存儲器的數(shù)據(jù)位字長D和D/A轉(zhuǎn)換器的位數(shù) 第8頁/共30頁第八頁，共31頁。第9頁/共30頁第九頁，共31頁。DDS的優(yōu)點(yudin) DDS具有眾多突出優(yōu)點：極高的頻率穩(wěn)定度，極高的頻率分辨率，超高速的頻率轉(zhuǎn)換時間，變頻相位連續(xù)，相位噪聲低，全數(shù)字自動化控制，可以合成任何波形，集成度高，容易(r

5、ngy)實現(xiàn)小型化。第10頁/共30頁第十頁，共31頁。設(shè)計方案 該方案采用FPGA作為中心控制邏輯，由于其具有高速和邏輯單元數(shù)多的特點，因此可以由FPGA、DAC和I/V運放直接構(gòu)成信號源發(fā)生器的最小系統(tǒng)。在該方案中通過FPGA控制DAC并直接向DAC發(fā)送數(shù)據(jù)，這樣就提高了所需波形的頻率并繞過了通用存儲器讀取速度慢的特點，再加上外部的開關(guān)按鈕就能夠簡單(jindn)控制波形切換與頻率選擇。當(dāng)然，為了增加人機界面的交互性與系統(tǒng)功能，可以在原有的基礎(chǔ)上添加一個標(biāo)準鍵盤和LED或LCD，這樣就能夠通過編程實現(xiàn)波形的任意性、幅度變化的靈活性。第11頁/共30頁第十一頁，共31頁。設(shè)計方案框圖(kun

6、gt)第12頁/共30頁第十二頁，共31頁。函數(shù)(hnsh)發(fā)生器的硬件設(shè)計 波形發(fā)生器制作過程中用到的硬件有: 12V的電源、ALTERA公司生產(chǎn)的FPGA芯片，和以這個目標(biāo)芯片為核心的核心板，核心板上有穩(wěn)壓管及其供電系統(tǒng)、50MHZ的晶振。此外所有IO配置管腳通過插針引出，下載設(shè)計到目標(biāo)芯片時用到的并口下載數(shù)據(jù)(shj)線；還用到選擇波形、頻率調(diào)節(jié)以及相位調(diào)節(jié)的按鈕。由于這些波形產(chǎn)生都是在FPGA芯片中產(chǎn)生,產(chǎn)生的都是數(shù)字信號,在時鐘的控制下控制程序?qū)Σㄐ螖?shù)據(jù)(shj)存儲器進行尋址，由存儲器輸出8位波形數(shù)據(jù)(shj)， 這樣周而復(fù)始地工作。而FPGA只是數(shù)字信號處理器，在模擬信號轉(zhuǎn)換它是

7、顯得很無助的。所以在它的輸出端接上一個數(shù)模轉(zhuǎn)換器，把數(shù)字信號轉(zhuǎn)換成模擬信號輸出。所以它由兩部分組成：數(shù)據(jù)(shj)產(chǎn)生，數(shù)據(jù)(shj)的轉(zhuǎn)換。第13頁/共30頁第十三頁，共31頁。1、FPGA芯片（數(shù)據(jù)產(chǎn)生）在本次設(shè)計方案中，F(xiàn)PGA芯片采用ALTERA公司生產(chǎn)的EPF10K10TC144-4型芯片。ALTERA 公司作為全球最大的可編程邏輯器件供應(yīng)商，可提供(tgng)MAX7000S(E)、MAX7000A(AE)、MAX7000B、FLEX6000A、FLEX 10KA、FLEX 10KE 等系列產(chǎn)品。這些產(chǎn)品可用于組合邏輯、時序、算法、雙端口RAM、FIFO的設(shè)計。在加上ALTERA

8、公司的MAX+pulsII 集成開發(fā)軟件，集設(shè)計輸入、處理、校驗和器件編程于一體，集成度高，使用方便，大大縮短產(chǎn)品的開發(fā)周期。MAX EPF10K10TC144-4 是一種復(fù)雜可編程邏輯器件，是144pinPLCC 封裝，另外還有其它類型的管腳和封裝，選擇性強，該IC 具有以下主要性能：（1）、嵌入式可編程邏輯器件，提供(tgng)了集成系統(tǒng)于單個可編程邏輯器件中的性能；（2）、高密度：提供(tgng)10000250000 個可用門，614440960 位內(nèi)部RAM；第14頁/共30頁第十四頁，共31頁。 （3）、低功耗：多數(shù)器件在靜態(tài)模式下電流小于0.5mA，在2.5V、3.3V 或5.0

9、v 下工作； （4）、高速度：時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時/過沖和時鐘倍頻；器件內(nèi)建立樹形分布的低失真時鐘；具有快速建立時間和時鐘到輸出延時的外部寄存器； （5）、靈活的互連方式：快速、互連延時可預(yù)測的快速通道（Fast Track）連續(xù)式布線結(jié)構(gòu)；實現(xiàn)快速加法、計數(shù)、比較等算術(shù)邏輯功能的專用進位鏈；實現(xiàn)高速、多輸入（扇入）邏輯功能的專用級聯(lián)鏈；實現(xiàn)內(nèi)部三態(tài)的三態(tài)模擬；多達六個全局的時鐘信號和四個全局清除信號； （6）、支持多電壓(diny)I/O 接口； （7）、強大的引腳功能：每個引腳都有一個獨立的三態(tài)輸出使能控制及漏極開路配置選項及可編程輸出壓擺率控制；FLEX10KA、1

10、0LE、10KS 器件都支持熱插拔； （8）、多種配置方式：內(nèi)置JTAG 邊界掃描測試電路，可通過外部EPROM、智能控制或JTAG 接口實現(xiàn)在電路重構(gòu)（ICR）； ( 9 )、多種封裝形式：引腳范圍為84600，封裝形式有TQFP、PQFP、BGA 和PLCC 等，同一封裝的FLEX 10K 系列器件的引腳相兼容。第15頁/共30頁第十五頁，共31頁。2、數(shù)模轉(zhuǎn)換芯片(xn pin)DAC0832（數(shù)據(jù)的轉(zhuǎn)換） D/A轉(zhuǎn)換器的類型很多,從輸入電路來說,一般的D/A轉(zhuǎn)換器都帶有輸入寄存器,與微機能直接對接。在此方案中采用分辨率為8位的DAC0832集成電路芯片(xn pin)。它由NSC公司（

11、National Semiconductor Corporation）所生產(chǎn)，采用低功耗的CMOS工藝制成。它具有連接簡單，轉(zhuǎn)換控制方便、價格低廉等特點，在各微機系統(tǒng)中得到廣泛的應(yīng)用。 第16頁/共30頁第十六頁，共31頁。DAC0832的結(jié)構(gòu)(jigu)框圖 第17頁/共30頁第十七頁，共31頁。 DAC0832是具有20個引腳的雙列直插式芯片。其內(nèi)部實際上是一個T型電阻網(wǎng)絡(luò)，在外部運算放大器配合下完成D/A轉(zhuǎn)換工作。DAC0832的內(nèi)部包括兩個8位寄存器、1個8位轉(zhuǎn)換器和相應(yīng)輔助電路(dinl)。 IOUT1和IOUT2為一組互補的模擬電流輸出端。Rfb為片內(nèi)反饋電阻，與運放配合構(gòu)成I/V

12、轉(zhuǎn)換電路(dinl)。Vcc為工作電壓輸入端，一般為+5V到+15V。VREF為參考電壓輸入端。DAC0832內(nèi)部有兩個寄存器，能實現(xiàn)雙緩沖、單緩沖和直通三種工作方式。我們用DAC0832的直通工作方式，這時將兩個寄存器的有關(guān)控制信號預(yù)設(shè)置成有效，使之開通。并通過對FPGA進行編程來控制DAC0832是否工作。第18頁/共30頁第十八頁，共31頁。 3、幅度控制 VREF為DAC0832的參考電壓輸入端。這里我們采用另外一片DAC0832，其八位數(shù)據(jù)輸入端接八個幅度控制開關(guān)，其輸出接到用于數(shù)據(jù)轉(zhuǎn)換的0832上，它的VREF端接標(biāo)準的+5V電壓。這樣(zhyng)我們就可以通過控制八位開關(guān)來控制

13、最后輸出的模擬波形的峰峰值。 第19頁/共30頁第十九頁，共31頁。 4、I/V轉(zhuǎn)換電路 DAC0832C 以電流形式輸出轉(zhuǎn)換結(jié)果，若要得到電壓形式的輸出結(jié)果需另加(ln ji)I/V轉(zhuǎn)換電路，這時可采用運算放大器。這里我們用AD公司的OP07進行I/V轉(zhuǎn)換。OP07具有較寬的電源電壓范圍（3V22V），非常低的輸入噪聲電壓幅度及長期穩(wěn)定等特點。圖四為數(shù)據(jù)轉(zhuǎn)換電路原理圖。于是我們得到的單極性輸出電壓為： Vo=-(DVref/256) 式中D為輸入數(shù)字量的十進制值。因為轉(zhuǎn)換結(jié)果Iout2接運算放大器的反相端，所以式中有一個負號。若Vref=+5V，當(dāng)D=0-255（00HFFH）時，Vo=-(

14、04.98)V。調(diào)整運算放大器的調(diào)零電位器?？梢詫/A芯片進行零點補償。 第20頁/共30頁第二十頁，共31頁。 數(shù)據(jù)(shj)轉(zhuǎn)換及模擬輸出電路圖第21頁/共30頁第二十一頁，共31頁。函數(shù)(hnsh)發(fā)生器的軟件設(shè)計 1、波形數(shù)據(jù)的建立 FPGA輸出的數(shù)字信號需要經(jīng)DA轉(zhuǎn)換器轉(zhuǎn)換成各種波形輸出。而由DA轉(zhuǎn)換器可知，DAC0832的分辨率是8位，這樣，將模擬信號的各種波行在一個周期內(nèi)平均分成255份，由于已經(jīng)確定每周期的取樣點數(shù)為64，即每隔2/64的間隔取值一次，所取的值為該點對應(yīng)的波形的值，通過計算(j sun)可以獲得64個取樣點的值；也可以通過查表的方法取得64個取樣點的值。 第2

15、2頁/共30頁第二十二頁，共31頁。WIDTH=8;-數(shù)據(jù)(shj)輸出位寬為8DEPTH=320;-五種波形共320個數(shù)據(jù)(shj)ADDRESS_RADIX=HEX;DATA_RADIX=DEC;CONTENT BEGIN000：255；001：254；002：252；003：249；004：245；005：239；006：233；007：225； 第23頁/共30頁第二十三頁，共31頁。2、頻率(pnl)控制程序（相位累加器）LIBRARY IEEE;-頻率(pnl)控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.AL

16、L;ENTITY fcontrol ISPORT ( clk:in std_logic; f:in std_logic_vector(23 downto 0);q:out std_logic_vector(23 downto 0); END ENTITY fcontrol;ARCHITECTURE behave OF fcontrol IS signal qf: std_logic_vector(23 downto 0); signal q1: std_logic_vector(23 downto 0);BEGIN PROCESS(clk) BEGIN if clkevent and clk=

17、1 then qf=f; q1=qf+q1; end if; q=q1; END PROCESS; END ARCHITECTURE behave;第24頁/共30頁第二十四頁，共31頁。3、相位(xingwi)控制程序LIBRARY IEEE;-相位(xingwi)控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY pcontrol ISPORT ( x:in std_logic_vector(23 downto 0); qf:in std_logic_vector(23 downto 0);q:out

18、std_logic_vector(5 downto 0); END ENTITY pcontrol;ARCHITECTURE behave OF pcontrol IS signal q1: std_logic_vector(23 downto 0);BEGIN q1=qf+x; q100 then en=1; cs=1; q=000000000; else en=clk; cs=0; q=sel&qx; end if; end process; END ARCHITECTURE behave;第26頁/共30頁第二十六頁，共31頁。 5、FPGA的頂層(dn cn)設(shè)計第27頁/共30頁第二十七頁，共31頁。結(jié)論(jiln) 應(yīng)用EDA技術(shù)用FPGA完成波形發(fā)生器，通過選擇波形的按鈕，實