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1、第第3 3章章 組合邏輯電路組合邏輯電路 組合邏輯電路組合邏輯電路: : 電路在任一時刻的輸出狀態(tài)僅由該電路在任一時刻的輸出狀態(tài)僅由該時刻的輸入信號決定時刻的輸入信號決定, ,與電路在此信號輸入之前的狀態(tài)無與電路在此信號輸入之前的狀態(tài)無關(guān)關(guān). . 3.2 組合邏輯電路的分析組合邏輯電路的分析3.2.1 分析方法分析方法分析步驟分析步驟: :(1) (1) 根據(jù)根據(jù)邏輯電路圖邏輯電路圖, ,寫出輸出邏輯函數(shù)寫出輸出邏輯函數(shù)表達式表達式; ;(2) (2) 根據(jù)根據(jù)邏輯表達式邏輯表達式, ,列出列出真值表真值表; ;(3) (3) 由由真值表真值表或或表達式表達式分析分析電路功能電路功能. .例例
2、: : 分析下圖所示邏輯電路分析下圖所示邏輯電路F=P2+P3+P4P2=AP1P3=BP1P4=CP1P1=ABC=(A+B+C)ABC真值表真值表:A B C F0 0 0 10 0 1 00 1 0 00 1 1 01 0 0 01 0 1 02 1 0 01 1 1 1邏輯功能邏輯功能: 一致電路一致電路=ABC+ABCP1P2P3P4& &A AB BC CF F& & & &113.3 組合邏輯電路設(shè)計組合邏輯電路設(shè)計一般步驟一般步驟:(1) 由實際邏輯問題列出由實際邏輯問題列出真值表真值表;(2) 由真值表寫出由真值表寫出邏輯表達式
3、邏輯表達式;(3) 化簡、變換化簡、變換輸出邏輯表達式;輸出邏輯表達式;(4) 畫出畫出邏輯圖邏輯圖。例例: : 試用與非門設(shè)計一個三變量表決電路試用與非門設(shè)計一個三變量表決電路, ,表決規(guī)則為少表決規(guī)則為少 數(shù)服從多數(shù)數(shù)服從多數(shù). .解解: (1) : (1) 列真值表列真值表設(shè)設(shè): : 由由A、B、C表示三個輸入變量,表示三個輸入變量,F(xiàn)表示表決結(jié)果。并表示表決結(jié)果。并設(shè)設(shè)A、B、C為為1 1表示贊成,為表示贊成,為0 0表示反對;表示反對;F為為1 1表示表決表示表決通過,為通過,為0 0 表示不通過。表示不通過。A B C F0 0 0 00 0 1 00 1 0 00 1 1 11
4、0 0 01 0 1 12 1 0 11 1 1 1(2) (2) 化簡、求最簡函數(shù)表達式化簡、求最簡函數(shù)表達式ABC01000111101111F=AB+AC+BC=ABACBC(3) (3) 畫出電路圖畫出電路圖ABCF&例:設(shè)計一個例:設(shè)計一個8421BCD碼(表示一位十進制數(shù)碼(表示一位十進制數(shù)N)監(jiān)視器,監(jiān)視監(jiān)視器,監(jiān)視8421BCD碼的傳輸情況。當傳輸?shù)臄?shù)碼的傳輸情況。當傳輸?shù)臄?shù)N4時,監(jiān)視器輸出為時,監(jiān)視器輸出為1,否則輸出為,否則輸出為0.解:用解:用ABCD表示表示8421BCD碼輸入,用碼輸入,用F表示輸表示輸出。列出真值表:出。列出真值表:A B C D F A
5、B C D F0 0 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 A B C D F A B C D F0 0 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0
6、0 1 1 1 1 1 1 1 1 ABCD00011110000111100101100111F(A,B,C,D)=A+BABF1電路的邏輯圖電路的邏輯圖例例 設(shè)計一個兩位二進制數(shù)比較器。設(shè)計一個兩位二進制數(shù)比較器。解解 設(shè)被比較的數(shù)分別為設(shè)被比較的數(shù)分別為 A=A1A0,B=B1B0;比較的結(jié)果比較的結(jié)果 為為:A1A0B1B0時,輸出時,輸出F1=1; A1A0=B1B0時,輸時,輸 出出F2=1; A1A0B1B0時,時,輸出輸出F3=1.列真值表:列真值表:A1 A0 B1 B0 F1 F2 F3 A1 A0 B1 B0 F1 F2 F3 0 0 0 0 0 1 0 1 0 0 0
7、1 0 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1 0 0 1 1 1 1 1 0 1 0畫卡諾圖化簡:畫卡諾圖化簡:A1A0B1B00001111000011110111111F1F1=A1B1+A1A0B0+A0B1B0A1A0B1B000011110000111101111F2F2
8、=A1A0B1B0+ A1A0B1B0 + A1A0B1B0 + A1A0B1B0A1A0B1B00001111000011110111111F3F3=A1B1+A1A0B0+A0B1B0按按F1、F2和和F3表達式表達式可方便地用門電路實現(xiàn)可方便地用門電路實現(xiàn)比較器的邏輯功能。比較器的邏輯功能。3.4 組合邏輯電路中的冒險組合邏輯電路中的冒險 前面分析組合邏輯電路時,沒有考慮門電路的延遲時前面分析組合邏輯電路時,沒有考慮門電路的延遲時間對電路的影響。實際上,由于門電路延遲時間的關(guān)系,間對電路的影響。實際上,由于門電路延遲時間的關(guān)系,可能會使邏輯電路產(chǎn)生錯誤輸出。通常把這種現(xiàn)象稱為可能會使邏輯
9、電路產(chǎn)生錯誤輸出。通常把這種現(xiàn)象稱為競爭冒險競爭冒險。產(chǎn)生冒險的原因產(chǎn)生冒險的原因以例說明以例說明11AF=A+A=1 理想情況理想情況AAF實際情況實際情況造成冒險的原因是由于造成冒險的原因是由于A和和A到達或門的時間到達或門的時間不同。不同。再舉一例再舉一例ACB1&1ACBCF=AC+BCABCCACBCF毛刺毛刺產(chǎn)生冒險的原因之一產(chǎn)生冒險的原因之一 : 電路存在由非門產(chǎn)生的電路存在由非門產(chǎn)生的互補互補信信號,且互補信號的狀態(tài)發(fā)生變化號,且互補信號的狀態(tài)發(fā)生變化時有可能出現(xiàn)冒險現(xiàn)象。時有可能出現(xiàn)冒險現(xiàn)象。(分析中略去與門和或門的延時)分析中略去與門和或門的延時)消去冒險的方法消去
10、冒險的方法1. 發(fā)現(xiàn)并消去互補變量發(fā)現(xiàn)并消去互補變量例如:例如:F=(A+B)(A+C) 在在B=C=0時,時,F(xiàn)=AA. 若直接根若直接根據(jù)這個邏輯表達式組成電路,就可能出現(xiàn)冒險。據(jù)這個邏輯表達式組成電路,就可能出現(xiàn)冒險。2. 增加乘積項增加乘積項例如:例如:F=AC+BC, 當當A=B=1時,時,F(xiàn)=C+C. 若直接根據(jù)若直接根據(jù)這個邏輯表達式組成電路,就可能出現(xiàn)冒險。這個邏輯表達式組成電路,就可能出現(xiàn)冒險。將上式寫成:將上式寫成:F=AC+AB+BC, 已將已將AA去掉,則不會出去掉,則不會出現(xiàn)冒險?,F(xiàn)冒險。3. 輸出端并聯(lián)電容器輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作,為了消去冒
11、險,可如果邏輯電路在較慢速度下工作,為了消去冒險,可以在輸出端并聯(lián)一電容,其容量在以在輸出端并聯(lián)一電容,其容量在420pF之間,該電容之間,該電容和門的輸出電阻構(gòu)成和門的輸出電阻構(gòu)成RC低通網(wǎng)絡(luò),對窄脈沖起平滑作用。低通網(wǎng)絡(luò),對窄脈沖起平滑作用。將上式寫成:將上式寫成: F=AC+BC+AB, 這樣,當這樣,當A=B=1時,不時,不會出現(xiàn)會出現(xiàn)F=C+C,所以所以C狀態(tài)的變化,不會影響輸出。狀態(tài)的變化,不會影響輸出。3.5 可編程邏輯器件和可編程邏輯器件和VHDL概述概述 利用可編程邏輯器件(利用可編程邏輯器件(PLD,Programmable Logic Device)來實現(xiàn)電路的設(shè)計)來實
12、現(xiàn)電路的設(shè)計 硬件描述語言(硬件描述語言(HDL,HardwareDescription Language)就是可以描述硬件電路的功能)就是可以描述硬件電路的功能 VHDL是應(yīng)用最為廣泛的國際標準電子設(shè)計語言是應(yīng)用最為廣泛的國際標準電子設(shè)計語言 3.5.1 VHDL基本結(jié)構(gòu)基本結(jié)構(gòu)硬件描述語言的基本格式包括兩個要素 輸入、輸出的定義(即輸入、輸出說明)對輸出如何響應(yīng)輸入的定義(工作原理) 對應(yīng)邏輯符號的描述部分:實體(Entity) 對應(yīng)邏輯關(guān)系的說明部分:結(jié)構(gòu)體(Architecture) 注意注意: :VHDL VHDL 對大小寫不敏感對大小寫不敏感,和和“”“”中的內(nèi)容除外。中的內(nèi)容除外
13、。Library IEEE;use IEEE.std_logic_1164.all;entity and_gate is port(a,b: IN BITBIT; y: out BITBIT);end and_gate;architecture rhl of and_gate isbegin y=a and b;end rhl;程序包程序包庫庫VHDL VHDL 語言的基本結(jié)構(gòu)語言的基本結(jié)構(gòu)以二輸入端與門為例以二輸入端與門為例, ,該文件名為該文件名為: :and_gate.vhdand_gate.vhd實體實體結(jié)構(gòu)體結(jié)構(gòu)體VHDL硬件描述語言基礎(chǔ)硬件描述語言基礎(chǔ)3.5.2 VHDL中的中間信號中的中間信號電路模塊內(nèi)部的信號點,不是模塊的輸入也不是輸出 與輸入輸出端口分開定義,在邏輯功能描述部分
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