組合邏輯電路

1、第五章 組合邏輯電路 內(nèi)容提要 【熟悉】組合邏輯電路的特點(功能、結(jié)構(gòu)) 【掌握】組合邏輯電路的一般分析方法和設(shè)計方法【熟悉】常見的五種組合邏輯電路【掌握】中規(guī)模集成組合邏輯電路的應(yīng)用(擴(kuò)展與實現(xiàn)組合邏輯函數(shù)) 【了解】組合邏輯電路中的競爭和險象 一 一網(wǎng)上導(dǎo)學(xué)二 二本章小結(jié)三 三典型例題四 四習(xí)題答案網(wǎng)上導(dǎo)學(xué)一. 一. 組合邏輯電路的特點:p123 功能：輸出僅取決于該時刻的輸入而與電路原狀態(tài)無關(guān)(無記憶功能)；結(jié)構(gòu)(無記憶元件,無反饋環(huán)路). 二. 二. 組合邏輯電路的一般分析方法(組合邏輯電路圖求解邏輯功能): 組合邏輯電路圖列出邏輯函數(shù)表達(dá)式(迭代法,由輸入逐級向后推) 求標(biāo)準(zhǔn)表達(dá)式或

2、簡化的表達(dá)式(轉(zhuǎn)換或化簡) 列出相應(yīng)的真值表判斷電路功能。例5.2.1(異或門) P124分析圖5.3.3邏輯電路1. 1. 迭代法求輸出邏輯表達(dá)式,如圖： 圖中,C=,D=AB,用迭代法求出電路輸出邏輯表達(dá)式F=2.列出真值表(表5.2.1, P125)分析真值表可知該電路是一個異或門 例2. 試分析下面電路 1.由上圖可知 E=AB，D=AC，G=BC，迭代法得 F=E+D+G=AB+AC+BC2. 列出相應(yīng)的真值表 由真值表可以看出,該邏輯電路是一個三人多數(shù)表決電路。三. 三. 組合邏輯電路的一般設(shè)計方法：根據(jù)設(shè)計要求(要實現(xiàn)的邏輯功能)畫出邏輯電路圖.設(shè)計要求列出真值表(確定輸入、輸出

3、變量及它們的邏輯關(guān)系) 化簡寫出簡化的邏輯表達(dá)式(或轉(zhuǎn)換成邏輯器件所需的表達(dá)形式)畫出邏輯圖。 例5.3.1(多數(shù)表決器) P125。舉例：設(shè)計一個一位加法器(半加器)電路.1. 1. 該電路有兩個輸入An、Bn和二個輸出Sn和Cn,根據(jù)二進(jìn)制加法規(guī)律列出真值表 An Bn Sn Cn 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 12. 2. 由真值表寫出邏輯表達(dá)式(化簡或轉(zhuǎn)換,本題無)Sn=,Cn=An*Bn3. 3. 畫出邏輯圖四.組合邏輯電路中的競爭和險象：P126P129競爭：因門電路的傳輸時延而造成多路信號由于經(jīng)過不同路徑產(chǎn)生的時差現(xiàn)象；險象：由競爭產(chǎn)生的錯誤輸出；檢

4、查(產(chǎn)生條件：輸入存在互補(bǔ)變化；消除：添加冗余項.競爭(B=0) *消除方法：參考例5.4.3(P128)四. 四. 常見的五種組合邏輯電路：p129-p141著重于其功能和輸出與輸入的對應(yīng)邏輯關(guān)系.1. 1. 編碼：將輸入信號轉(zhuǎn)換成對應(yīng)的數(shù)碼信號； 編碼器：互斥輸入，方塊圖、邏輯圖P130 功能表見表5.5.1(P129) 優(yōu)先編碼，方塊圖、邏輯圖 、功能表P131；2. 2. 譯碼：將輸入的碼組翻譯變換成對應(yīng)的輸出信號,是編碼的逆過程；譯碼器：二進(jìn)制譯碼器, 方塊圖、邏輯圖；功能表見表5.5.3(P133)數(shù)字顯示譯碼器： 功能表見表5.5.5(P133)七段顯示十進(jìn)制數(shù)字十進(jìn)制數(shù)字顯示p

5、133；十進(jìn)制數(shù)碼顯示 3.多路選擇器：又叫數(shù)據(jù)選擇器,在地址輸入端的控制下從多路數(shù)據(jù)輸入中選擇一個送到公共輸出端.方塊圖,邏輯圖,功能表P134； 由功能表可以寫出其輸出表達(dá)式： Y= 4選1多路選擇器兩種電路 4.數(shù)值比較器：比較兩個二進(jìn)制數(shù)的大小。P135-137一位二進(jìn)制數(shù)比較器二位二進(jìn)制數(shù)值比較器 4. 4. 加法器：實現(xiàn)二進(jìn)制數(shù)加法運(yùn)算全加器,逐位進(jìn)位加法器,超前加法器。P137-141半加器,全加器邏輯圖, (全加器真值表見表5.5.8 P138) 逐位進(jìn)位加法器 (電路簡單,連接方便,但運(yùn)算速度慢),超前進(jìn)位形成電路 (運(yùn)算速度快,但電路復(fù)雜) 三位二進(jìn)制超前進(jìn)位加法器五. 五

6、. 中規(guī)模集成組合邏輯電路及應(yīng)用：應(yīng)用著重于擴(kuò)展(分級擴(kuò)展和級聯(lián)擴(kuò)展)和實現(xiàn)組合邏輯函數(shù)(重點多路選擇器和譯碼器)。1. 1. 中規(guī)模集成譯碼器74139：2線-4線譯碼器,功能表、邏輯圖 P14274154 ：4線-16線譯碼器,功能表、邏輯圖, P142-143分級擴(kuò)展：圖5.6.3,利用允許端用一片74139和四片74154擴(kuò)展為6線-64線譯碼器, P145 級聯(lián)擴(kuò)展(補(bǔ)充)：用二片74139實現(xiàn)3線-8線譯碼器,參考典型例題； 2. 2. 中規(guī)模集成多路選擇器74153：雙4選1,功能表 P144；分級擴(kuò)展：圖5.6.5,用五片74153擴(kuò)展為雙16選1, P147；級聯(lián)擴(kuò)展(補(bǔ)充)

7、：用74153實現(xiàn)8選1,參考典型例題；實現(xiàn)組合邏輯函數(shù)：例5.6.1,用8選1和4選1實現(xiàn)三變量函數(shù)p145-147,用8選1；用4選1注：本書利用對比真值表的方法欠簡單明嘹,可用多路選擇器的輸出表達(dá)式和邏輯函數(shù)表達(dá)式對比的方法, 參考典型例題；解：由表5.6.4得 F=m(2,3,5,6)=,與多路選擇器比較： F=F=,先確定地址輸入變量,再確定數(shù)據(jù)輸入變量,得 設(shè)計四人多數(shù)表決電路 3. 3. *中規(guī)模集成數(shù)值比較器；級聯(lián)擴(kuò)展：圖5.6.9,串行、并行比較,p151 (a)串行比較 (b)并行比較 4. 4. *中規(guī)模集成加法器；四位二進(jìn)制加法器擴(kuò)展為十六位二進(jìn)制加法器5. 5. *中

8、規(guī)模集成優(yōu)先編碼器。8線-3線優(yōu)先編碼器74148功能表 級聯(lián)擴(kuò)展：本章小結(jié) 組合邏輯電路是最常見的邏輯電路，其特點是電路的輸出僅與該時刻輸入的邏輯值有關(guān)，而與電路曾輸入過什么邏輯值無關(guān)。組合邏輯電路中沒有反饋回路, 沒有記憶功能。 組合邏輯電路的分析較簡單，目的是由邏輯圖求出對應(yīng)的真值表。組合邏輯電路的設(shè)計是分析的逆過程，目的是由給定的任務(wù)列出真值表，直至畫出邏輯圖。 競爭和險象是實際工作中經(jīng)常遇到的重要問題，它們是由器件的延時造成的。組合邏輯電路的險象是過渡性的，不會影響穩(wěn)定值的正確性。本章著重討論了幾種常見的組合邏輯電路：編碼器、譯碼器、多路選擇器、數(shù)值比較器和加法器。介紹了這些電路的功

9、能、工作原理和應(yīng)用。并給出了一些典型的、中規(guī)模集成的組合邏輯電路。通過上述電路的討論，進(jìn)一步學(xué)習(xí)組合邏輯電路的分析和設(shè)計方法。重點、難點：重點：組合邏輯電路的特點,一般分析方法及設(shè)計方法； 常見組合邏輯電路的功能及輸入、輸出對應(yīng)關(guān)系； 中規(guī)模集成組合邏輯電路的擴(kuò)展和實現(xiàn)組合邏輯函數(shù)(多路選擇器)；難點：組合邏輯電路的設(shè)計。典型例題(注：2000.12001.7試題) 填空題：1. 數(shù)值比較器是指能判別兩個或多個二進(jìn)制數(shù)_或是否_的電路。(大小,相等)6. 6. 數(shù)據(jù)選擇器是指能按需要從_中選擇一個送到輸出端的電路。(幾個數(shù)據(jù)輸入源)7. 7. 組合電路沒有_功能,它由_組成。(記憶,門電路)8

10、. 8. 在組合邏輯電路中,_反饋電路構(gòu)成的環(huán)路。(沒有)9. 9. 當(dāng)_編碼器的幾個輸入端同時出現(xiàn)有效信號時,其輸出端給出優(yōu)先權(quán)較高的輸入信號的代碼。(優(yōu)先)10. 10. 一個全加器電路,若輸入端為An,Bn和Cn-1,則其加高位的進(jìn)位端Cn邏輯表達(dá)式為：_。(Cn=()Cn-1+AnBn,或Cn=n-1+n-1+n-1+AnBnCn-1)選擇題：1. 1. 在以下各種電路中,屬于組合電路的有_。(A,D)A.編碼器 B.觸發(fā)器 C.寄存器 D.數(shù)據(jù)選擇器2. 2. 組合邏輯電路的設(shè)計是指_。(A)A. A. 已知邏輯要求,求解邏輯表達(dá)式并畫邏輯圖的過程B. B. 已知邏輯要求,列真值表的

11、過程C. C. 已知邏輯圖,求解邏輯功能的過程3. 3. 在大多數(shù)情況下,對于譯碼器而言_。(A)A. A. 其輸入端數(shù)目少于輸出端數(shù)目B. B. 其輸入端數(shù)目多于輸出端數(shù)目C. C. 其輸入端數(shù)目與輸出端數(shù)目幾乎相同4. 4. 組合邏輯電路中的競爭險象_。(A)A. A. 一般可通過增加邏輯函數(shù)中的冗余項耒消除B. B. “非臨界競爭”會造成錯誤邏輯輸出結(jié)果C. C. 靜態(tài)險象會影響輸出的穩(wěn)態(tài)值簡答題：1. 1. 簡述組合電路的特點。組合電路的輸出僅取決于該時刻電路輸入狀態(tài)的組合,而與電路原來的狀態(tài)無關(guān)。2. 2. 簡述對組合邏輯電路分析的一般步驟(說出“真值表”、“邏輯電路圖” 、“電路用

12、途” 、“邏輯表達(dá)式”等這幾個概念的先后順序及聯(lián)系)。根據(jù)“邏輯電路圖”求得“邏輯表達(dá)式”,再由“邏輯表達(dá)式”列出“真值表”,最后根據(jù)“真值表”說出“電路用途”。分析、設(shè)計及計算題： 1. 1. 分析下圖電路,寫出輸出Y的表達(dá)式,說明電路功能。 電路功能為2線一4線譯碼器。2. 2. 分析下圖電路,寫出輸出Y的表達(dá)式,說明電路功能。電路功能為一位數(shù)值比較器。3. 3. 用3線一8線譯碼器T4138組成的一位全加器實驗電路示意圖如下圖所示,接通電源后,電路并未正常工作,檢查電路的錯誤,畫出正確的連線圖(文字說明也可)。 該實驗電路示意圖中,譯碼器的輸入接邏輯開關(guān),輸出Si和Ci接發(fā)光二極管以及它

13、們的邏輯關(guān)系,Vcc和地接電源均是正確的, 電路的唯一錯誤是3線一8線譯碼器T4138的允許控制端沒有接電壓, 譯碼器不能正常工作。正確連接是：應(yīng)接到高電平(“1”),應(yīng)接到低電平地(“0”)。4. 4. 試用雙四選一數(shù)據(jù)選擇器CC14529實現(xiàn)八選一數(shù)據(jù)選擇器功能(地址端信號A2A1A0,數(shù)據(jù)輸入端信號D7D0)。CC14529功能表達(dá)式見下式,外部引線排列見下圖。電路連接如下圖：5. 5. 對下圖所示電路,寫出邏輯函數(shù)G,E,S的邏輯表達(dá)式。 。一位數(shù)值北較器6. 6. 2線一4線譯碼器74139的功能表及器件管腳排列圖如下所示。(1) (1) 用兩片74139級聯(lián),擴(kuò)展成一個3線一8線譯

14、碼器(允許添加必要的門電路)；(2) (2) 當(dāng)輸入信號D2D1D0為(101)2=(5)10時,輸出Y7Y6Y5Y4Y3Y2Y1Y0為何值？ 電路連接如下圖： 當(dāng)輸入信號D2D1D0為(101)2=(5)10時,輸出Y7Y6Y5Y4Y3Y2Y1Y0為11011111。7. 7. 試用下圖所示的兩片7485型四位比較器構(gòu)成一個八位數(shù)的串行比較器。器件(2)為高四位比較,畫出有關(guān)的連線圖。 解：連線圖如下圖所示習(xí)題、答案習(xí)題思考題1什么是組合邏輯電路？它們在邏輯行為和結(jié)構(gòu)上有什么特點？2如何對組合邏輯電路進(jìn)行分析？3組合邏輯電路的設(shè)計步驟？4如何由任務(wù)的文字描述建立真值表？如何根據(jù)真值表寫出邏輯

15、表達(dá)式？5競爭和險象形成的原因？它們會有什么危害？6什么是互斥輸入的編碼器？其邏輯表達(dá)式是如何利用隨意項得到最簡的？7什么是優(yōu)先編碼器？其邏輯表達(dá)式是怎樣求得最簡的？8什么是譯碼器？如何設(shè)計和應(yīng)用？9什么是多路選擇器？如何設(shè)計和應(yīng)用？10如何用多路選擇器實現(xiàn)邏輯函數(shù)？11什么是數(shù)值比較器？如何設(shè)計和應(yīng)用？12什么是全加器？如何設(shè)計？13什么是逐位進(jìn)位加法器？如何設(shè)計？14什么是超前進(jìn)位加法器？其設(shè)計的依據(jù)什么？填空題 1組合邏輯電路的輸出僅與有關(guān)。組合邏輯電路沒有功能，在其電路中沒有回路。 2組合邏輯電路設(shè)計過程中最重要的一步是，它是目前計算機(jī)輔助設(shè)計工具無法實現(xiàn)的。 3造成邏輯電路競爭險象的

16、原因是；組合邏輯電路中的險象是的；單個輸入變化時，組合邏輯電路不會產(chǎn)生類型的險象。 48個輸入的編碼器，按二進(jìn)制編碼，其輸出的編碼有位。 53個輸入的譯碼器，最多可譯碼出路的輸出。 64選1多路選擇器輸出的函數(shù)表達(dá)式是：。 7全加器有、和三個輸入信號，以及和兩個輸出信號。練習(xí)題(注：打*題為必做題) 1求圖P5l電路中輸出F1,F2和F3的邏輯表達(dá)式。(本題太繁,原為必做題,現(xiàn)取消) 圖P5.1 2組合電路有四個輸入A,B,C,D和一個輸出F。當(dāng)下面三個條件中任一個成立時，輸出F都等于1。(a) (a) 所有輸入等于1；(b) (b) 沒有一個輸入等于1(c) (c) 奇數(shù)個輸入等于1。 請列

17、出其真值表，寫出最簡的與-或表示式。 * 3(5-8(3)輸入為兩個二位的二進(jìn)制數(shù)A1，A0和B1，B0，輸出的二進(jìn)制數(shù)等于輸入兩個數(shù)的乘積。(a)求輸出端的個數(shù)；(b)寫出每個輸出的最簡邏輯表達(dá)式。 * 4利用二片3線一8線譯碼器和其它門的組合實現(xiàn)4線一16線譯碼器。 5利用九片3線一8線譯碼器實現(xiàn)6線一64線譯碼器。 * 6用兩片八選一多路選擇器和其它門組成十六選一的多路選擇器。 7用九片八選一多路選擇器組成六十四選一多路選擇器。 * 8利用四選一多路選擇器實現(xiàn)函數(shù) 9利用四選一多路選擇器和其它門的組合實現(xiàn)函數(shù) 10試分析圖5610 74283型四位二進(jìn)制加法器。 * 11多路選擇器的功能

18、是在地址碼控制下，從幾個數(shù)源中選擇一個，并將其送到一個公共的輸出端。分路器（Demultiplexer）的功能與多路選擇器相反，它是將一個信號源，按地址碼分送到不同的輸出端（見圖P5.11和表P5.11），請仿照圖5.58的思路畫出圖P11對應(yīng)的邏輯圖。表P5.11 (a) (b) 12試結(jié)合圖545（b）波形圖說明圖545（a）電路產(chǎn)生靜態(tài)1險象的原因。 13參考圖568并利用圖559和圖5510，畫出較簡單的兩位二進(jìn)制數(shù)比較器的詳細(xì)邏輯圖。 14求出表554七段顯示澤碼器ag各輸出字段的邏輯表達(dá)式。答案思考題 1.邏輯電路的輸出只與當(dāng)時輸入的邏輯值有關(guān)，而與輸入的歷史情況無關(guān)，這類邏輯電路

19、叫做組合邏輯電路。組合邏輯電路在結(jié)構(gòu)上沒有記憶功能，在其電路中沒有反饋構(gòu)成的環(huán)路。 2. 分析組合邏輯電路的步驟如下： （1）電路中每個門的輸出標(biāo)以不同的符號。 （2）先求每個門輸出的邏輯表達(dá)式。 （3)迭代各邏輯表達(dá)式，并進(jìn)行化簡，直到求出電路輸出的邏輯表達(dá)式，使其僅是電路輸入變量的函數(shù)。（4）填寫真值表，分析電路邏輯功能。3.組合邏輯電路的設(shè)計步驟如下： (1)根據(jù)電路要求列出真值表； (2)由真值表畫出卡諾圖； (3)由卡諾圖求出簡化的邏輯表達(dá)式： (4)根據(jù)最簡的邏輯表達(dá)式畫出邏輯圖。4. 由任務(wù)的文字描述確定輸入、輸出變量及它們對應(yīng)的邏輯狀態(tài), 列出輸入變量各種組態(tài)情況下對應(yīng)輸出變量

20、的真值表。真值表的每一行對應(yīng)一個最小項，可寫出輸出變量等于1的所有最小項之和即標(biāo)準(zhǔn)與或表達(dá)式(輸入變量為0以反變量表示, 輸入變量為1以原變量表示)。5. 當(dāng)一個門的兩個或兩個以上的輸入發(fā)生改變時，由于這些輸入信號是經(jīng)過不同路徑產(chǎn)生的，不同路徑的傳輸延時往往又是不同的，使得各輸入信號狀態(tài)改變的時刻有先有后，這種時差引起的現(xiàn)象稱為競爭。由競爭產(chǎn)生的錯誤輸出就稱為組合邏輯電路的險象。競爭的結(jié)果可能導(dǎo)致險象發(fā)生并造成錯誤的后果, 影響系統(tǒng)的正常工作。6. 互斥輸入的編碼器,其各個輸入是互相排斥的，即在同一時刻只能有一個輸人端的電位為有效電位。由于各輸入是互斥的，所以允許輸入組合的情況就大大減少，其它

21、不應(yīng)出現(xiàn)的輸入組合所對應(yīng)的輸出可視為隨意值，以使編碼器的電路較簡單。 7. 優(yōu)先編碼器的各個輸入之間不是互相排斥的，但各個輸入端的優(yōu)先權(quán)是不同的,當(dāng)幾個輸入端同時出現(xiàn)有效信號時，輸出端給出其中優(yōu)先權(quán)最高的那個輸入信號所對應(yīng)的代碼。根據(jù)優(yōu)先編碼器的邏輯功能列出功能表,當(dāng)輸入變量中優(yōu)先級別較高的為有效值時,則余下優(yōu)先級別較低的均視為任意值,從而可以方便地由功能表得到最簡的邏輯表達(dá)式。8. 譯碼是編碼的逆過程。譯碼器的功能是將給定的輸入碼組進(jìn)行翻譯，變換成對應(yīng)的輸出信號，對每一種可能的輸入組合，一個且僅一個輸出信號為有效電位。設(shè)計方法和組合邏輯電路的設(shè)計方法相同(略),其應(yīng)用主要是實現(xiàn)邏輯函數(shù)(譯碼

22、器的輸出是最小項輸出),數(shù)據(jù)分配器和譯碼器的擴(kuò)展。9.多路選擇器又叫數(shù)據(jù)選擇器。多路選擇器的功能類似一個多擲開關(guān)，它在地址碼（或稱選擇控制）電位的控制下，從幾個數(shù)據(jù)輸入源中選擇一個,并將其送到一個公共的輸出端。在數(shù)據(jù)傳輸過程中，有時需要利用多路選擇器將幾路信號在不同時刻經(jīng)過一路信道進(jìn)行傳送。10. 用多路選擇器實現(xiàn)邏輯函數(shù)方法：因為多路選擇器的功能表達(dá)式為Y=(miDi),所以應(yīng)首先將要實現(xiàn)的邏輯函數(shù)變換成標(biāo)準(zhǔn)與或表達(dá)式形式,再與多路選擇器的功能表達(dá)式相比較,首先確定地址輸入變量,再確定數(shù)據(jù)輸入變量,最后畫出相應(yīng)的電路連接圖。11實現(xiàn)對兩個n位二進(jìn)制數(shù)進(jìn)行比較并判斷其大小關(guān)系的邏輯電路稱為數(shù)值

23、比較器。設(shè)計和應(yīng)用(略)。12. 考慮低位進(jìn)位的二進(jìn)制一位加法器叫全加器,設(shè)計(略)。13. 低一位的進(jìn)位輸出送到高一位的進(jìn)位輸人端，進(jìn)位信號是逐位生成的，僅當(dāng)?shù)臀粊淼倪M(jìn)位信號穩(wěn)定有效之后，本位向高位的進(jìn)位信號才能正確地送出，這種加法器稱為“逐位進(jìn)位加法器, 設(shè)計(略)。14. 超前進(jìn)位加法器就是通過盡量減小進(jìn)位信號的生成時間來提高運(yùn)算速度的。主要是根據(jù)進(jìn)位Cn的遞推公式Cn= Pn*Cn-1+ Gn，式中進(jìn)位產(chǎn)生函數(shù)Gn= An*Bn，進(jìn)位傳遞函數(shù)Pn=AnBn，從而直接得出每位的進(jìn)位信號, 減小了進(jìn)位信號的生成時間。填空題1. 1. 當(dāng)時輸入的邏輯值,記憶,反饋。2. 2. (根據(jù)文字描述

24、的設(shè)計要求)列出真值表。3. 3. 器件的傳輸延時, 由于各個輸入信號經(jīng)過不同路徑產(chǎn)生,函數(shù)。4. 4. 3。5. 5. 8。6. 6. 7. 7. 被加數(shù)An,加數(shù)Bn，低位進(jìn)位Cn-1,本位和Sn，本位進(jìn)位Cn。練習(xí)題1. 1. 從左向右,逐段由下到下依次的邏輯表達(dá)式分別為：(a):(b): 2.a. 列出真值表：ABCDF00001000110010100110010010101001100011111000110010101001011111000110111110111111b.用卡諾圖化簡:c.寫出邏輯表達(dá)式:3.(a)列出真值表：(5-8.(3) A1 A0 B1 B0 Y3 Y

25、2 Y1 Y0 0 0 X X 0 0 0 0 X X 0 0 0 0 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 0 1所以輸出端的個數(shù)是4個；(b)由真值表求得邏輯表達(dá)式：Y3=A1A0B1B0,Y2=Y1=Y0=。4.(5-1) 3線-8線譯碼器74LS138真值表 電路連接圖：(主要利用控制端S和作為擴(kuò)展輸入端,兩片輸出端并列輸出)5.參考教材P145圖5.6.3分級擴(kuò)展,第一級用一片3線-8

26、線譯碼器,其8個輸出端分別接到第二級八片3線-8線譯碼器的允許控制端(或),第二級八片3線-8線譯碼器的并列輸出作為總的輸出(), 第一級3線-8線譯碼器的輸入A2A1A0接A5A4A3, 第二級八片3線-8線譯碼器的輸入A2A1A0全部并聯(lián)接A2A1A0, 電路連接圖略。 6. (5-2)電路連接如圖7. 參考教材P147圖5.6.5分級擴(kuò)展, 第一級用八片八選一多路選擇器進(jìn)行第一次選擇, 數(shù)據(jù)輸入端D0-D7并列接D0-D63,地址輸入端A2A1A0全部并聯(lián)接A2A1A0,其輸出分別接到第二級一片八選一多路選擇器的數(shù)據(jù)輸入端D0-D7, 地址輸入端A2A1A0接A5A4A3,其輸出Y作為六

27、十四選一多路選擇器的輸出,電路連接圖略。8.(5-3)利用多路選擇器實現(xiàn)函數(shù)的步驟是：(本書采用對比真值表的方法較繁,故未采用)(a)將所要實現(xiàn)的函數(shù)表示成最小項之和的形式,Z=S1S0+S0V+=(b)與多路選擇器的輸出表達(dá)式對比,首先確定地址輸入變量,令A(yù)1=S1,A0=S0,則再與Z函數(shù)對比,確定數(shù)據(jù)輸入變量,令,使得Y=Z；(C)畫出相應(yīng)的電路連接圖(注：允許控制S低電平有效) 9.(a) 將所要實現(xiàn)的函數(shù)表示成最小項之和的形式, (b) 與多路選擇器的輸出表達(dá)式對比, 首先確定地址輸入變量,令A(yù)1=S1,A0=S0,則再與Z函數(shù)對比,確定數(shù)據(jù)輸入變量,令,使Y=Z, (C) 畫出相應(yīng)

28、的電路連接圖 注：本題也可以用雙4選1多路選擇器擴(kuò)展為8選1來做,具體做法略。#10. 略。11.由真值表P5.11,列出輸出Y的表達(dá)式, , 畫出相應(yīng)的邏輯圖 12.由于A信號經(jīng)過反相器,波形不僅反相,而且附加了傳輸延遲(見教材P129圖5.4.5(b)中的A、K波形),當(dāng)B=C=1使M和L出現(xiàn)互補(bǔ)狀態(tài)時,就會出現(xiàn)靜態(tài)1險象(見圖中L、M和F的波形)。#13.略。14.根據(jù)P133 表5.5.4七顯示譯碼器功能表求得Ya-Yg的邏輯表達(dá)式,再經(jīng)化簡得, 5-4.試分析圖P5.1電路的邏輯功能,寫出輸出F的表達(dá)式。解：F1=AB+AC+BCF2=F3=5-5.試分析圖P5.2所示電路的邏輯功能

29、,寫出輸出F的表達(dá)式。 F1=,判奇電路, F2=, 多數(shù)表決電路5-6. .試分析圖P5.3電路中各輸出邏輯函數(shù)的表達(dá)式 S=S1=S1S2S3 , F0=, F1=, F2=, F3=, F4=, F5=, F6=, F7=, 5-7. 試分析圖P5.4電路,寫出輸出F的表達(dá)式,列出真值表,說明電路的邏輯功能 F2=, F1=, F0=,I7I6I5I4I3I2I1I0F2F1F00xxxxxxx11110xxxxxx110110xxxxx1011110xxxx10011110xxx011111110xx0101111110x0011111111x000電路的邏輯功能為3線-8線優(yōu)先編碼器. 5-8.試用門電路實現(xiàn)下列邏輯函數(shù),畫出邏輯圖。 (1)三變量判偶電路(三變量中,有偶數(shù)個變量為1時,輸出為1,否則輸出為0)； (2) 三變量多數(shù)表決電路(三變量中,有2個變量為1