可編程邏輯器件－－PLDEDA設(shè)計(jì)的硬件實(shí)現(xiàn)載體ppt課件

1、可編程邏輯器件PLDEDA設(shè)計(jì)的硬件實(shí)現(xiàn)載體 第二章1 EDA 課程宗旨更新數(shù)字電路的設(shè)計(jì)觀念，建立用PLD器件取代傳統(tǒng)TTL器件設(shè)計(jì)數(shù)字電路的思想。更新數(shù)字系統(tǒng)設(shè)計(jì)手段，學(xué)會(huì)使用硬件描述語(yǔ)言（Hardware Description Language）代替?zhèn)鹘y(tǒng)的數(shù)字電路設(shè)計(jì)方法來(lái)設(shè)計(jì)數(shù)字系統(tǒng)。22.1可編程邏輯器件的定義邏輯器件：用來(lái)實(shí)現(xiàn)某種特定邏輯功能的電子器件，最簡(jiǎn)單的邏輯器件是與、或、非門(mén)（74LS00，74LS04等），在此基礎(chǔ)上可實(shí)現(xiàn)復(fù)雜的時(shí)序和組合邏輯功能?？删幊踢壿嬈骷≒LDProgrammable Logic Device）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而

2、進(jìn)行改變，即由編程的方法來(lái)確定器件的邏輯功能。32.2 課程內(nèi)容器件為什么能夠編程？了解大規(guī)模可編程邏輯器件的結(jié)構(gòu)及工作原理。怎樣對(duì)器件編程？熟悉一種EDA軟件的使用方法（工具）。以Altera公司的MaxPlusII為例掌握一種硬件描述語(yǔ)言（方法），以設(shè)計(jì)軟件的方式來(lái)設(shè)計(jì)硬件（重點(diǎn)）。以VHDL語(yǔ)言為例4數(shù)字電路課程的回顧布爾函數(shù)數(shù)字系統(tǒng)數(shù)學(xué)基礎(chǔ)（卡諾圖）數(shù)字電路設(shè)計(jì)的基本方法組合電路設(shè)計(jì)問(wèn)題邏輯關(guān)系真值表化簡(jiǎn)邏輯圖時(shí)序電路設(shè)計(jì)列出原始狀態(tài)轉(zhuǎn)移圖和表狀態(tài)優(yōu)化狀態(tài)分配觸發(fā)器選型求解方程式邏輯圖5數(shù)字電路課程的回顧使用中、小規(guī)模器件設(shè)計(jì)電路（74、54系列）編碼器（74LS148）譯碼器（74L

3、S154）比較器（74LS85）計(jì)數(shù)器（74LS193）移位寄存器（74LS194）6數(shù)字電路課程的回顧設(shè)計(jì)方法的局限：卡諾圖只適用于輸入變量比較少的函數(shù)的化簡(jiǎn)。采用“搭積木”的方法進(jìn)行設(shè)計(jì)。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。設(shè)計(jì)系統(tǒng)所需要的芯片種類多，且數(shù)量很大,面積和功耗開(kāi)銷(xiāo)較高。7數(shù)字電路課程的回顧采用中小規(guī)模器件的局限：電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低提高芯片的集成度。設(shè)計(jì)比較困難能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤。電路修改很麻煩提供方便的修改手段。PLD器件的出現(xiàn)改變了這一切。82.3 PLD出現(xiàn)的背景電路集成度不斷提高。SSIMSILSIVLS

4、I計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用。設(shè)計(jì)方法的發(fā)展。自下而上設(shè)計(jì)自上而下設(shè)計(jì)混合模式設(shè)計(jì)。用戶需要設(shè)計(jì)自己需要的專用電路。專用集成電路（ASICApplication Specific Integrated Circuits）開(kāi)發(fā)周期長(zhǎng)，投入大，風(fēng)險(xiǎn)大可編程器件PLD：開(kāi)發(fā)周期短，投入小，風(fēng)險(xiǎn)小9PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片。極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開(kāi)發(fā)工具。提供語(yǔ)言、圖形等設(shè)計(jì)方法，十分靈活通過(guò)仿真工具來(lái)驗(yàn)證設(shè)計(jì)的正確性可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)。靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開(kāi)發(fā)時(shí)間。保密性好。

5、10管腳數(shù)目：208個(gè)電源：3.3V（I/O）2.5V（內(nèi)核）速度250MHz內(nèi)部資源4992個(gè)邏輯單元10萬(wàn)個(gè)邏輯門(mén)49152 bit的RAM11PLD的發(fā)展趨勢(shì)向高集成度、高速度方向進(jìn)一步發(fā)展。最高集成度已達(dá)到800萬(wàn)門(mén)向低電壓和低功耗方向發(fā)展。5V3.3V2.5V1.8V更低內(nèi)嵌多種功能模塊。RAM，ROM，F(xiàn)IFO，DSP，CPU (SOC)向數(shù)、?；旌峡删幊谭较虬l(fā)展。12大的PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品132.4 PLD器件的分類按集成度低密度。PROM,EPROM,EEPROM,PAL,PLA,G

6、AL。只能完成較小規(guī)模的邏輯電路。高密度，已經(jīng)有超過(guò)400萬(wàn)門(mén)的器件。EPLD ,CPLD,FPGA可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（System On a Chip）,PSOC(可編程系統(tǒng)級(jí)芯片) 。14PLD器件的分類按結(jié)構(gòu)特點(diǎn)基于與或陣列結(jié)構(gòu)的器件陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門(mén)陣列結(jié)構(gòu)的器件單元型FPGA15PLD器件的分類按編程工藝熔絲或反熔絲編程器件Actel的FPGA器件。體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計(jì)初期階段不靈活SRAM類型大多數(shù)公司的FPGA

7、器件?？煞磸?fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序EEPROM類型大多數(shù)CPLD器件?？煞磸?fù)編程不用每次上電重新下載，但相對(duì)速度慢，功耗較大16數(shù)字電路的基本組成任何組合電路都可表示為其所有輸入信號(hào)的最小項(xiàng)的和或者最大項(xiàng)的積的形式。時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號(hào)和輸入信號(hào)通過(guò)邏輯關(guān)系再?zèng)Q定輸出信號(hào)。17PLD的邏輯符號(hào)表示方法與門(mén)乘積項(xiàng)2.5 常見(jiàn)PLD的介紹182.5.1 PROM結(jié)構(gòu)與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號(hào)數(shù)量n的增加成2n指數(shù)級(jí)增長(zhǎng)。因此PROM一般只用于數(shù)據(jù)存儲(chǔ)器，不適于實(shí)現(xiàn)邏輯函數(shù)。19用PROM實(shí)現(xiàn)

8、組合邏輯電路功能實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）202.5.2 PLA結(jié)構(gòu)PLA的內(nèi)部結(jié)構(gòu)在簡(jiǎn)單PLD中有最高的靈活性。212.5.3 PAL結(jié)構(gòu)與陣列可編程使輸入項(xiàng)增多，或陣列固定使器件簡(jiǎn)化?；蜿嚵泄潭黠@影響了器件編程的靈活性22AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PAL實(shí)現(xiàn)全加器232.5.4 GAL結(jié)構(gòu) GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列?？梢詫?shí)現(xiàn)時(shí)序電路。邏輯宏單元OLMC24GAL器件的OLMCOutput Logic Macro Cell每個(gè)OLMC包含或陣列中的一個(gè)或門(mén)組成：異

9、或門(mén)：控制輸出信號(hào)的極性D觸發(fā)器：適合設(shè)計(jì)時(shí)序電路4個(gè)多路選擇器輸出使能選擇反饋信號(hào)選擇或門(mén)控制選擇輸出選擇252.5.5 CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含多個(gè)宏單元26宏單元內(nèi)部結(jié)構(gòu)乘積項(xiàng)邏輯陣列乘積項(xiàng)選擇矩陣可編程觸發(fā)器27可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)?？膳渲脼檩斎?、輸出、雙向、集電極開(kāi)路和三態(tài)等形式。能提供適當(dāng)?shù)尿?qū)動(dòng)電流。降低功耗，防止過(guò)沖和減少電源噪聲。支持多種接口電壓（降低功耗）。1.20.5um,5V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.1

10、8um,internal 1.8V,I/O2.5V and 3.3V28可編程連線陣列在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號(hào)連接的網(wǎng)絡(luò)。CPLD中一般采用固定長(zhǎng)度的線段來(lái)進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。292.5.6 FPGA結(jié)構(gòu)原理圖內(nèi)部結(jié)構(gòu)稱為L(zhǎng)CA（Logic Cell Array）由三個(gè)部分組成：可編程邏輯塊（CLB）包含多個(gè)邏輯單元（LE）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線（PIC）IOBCLB包含多個(gè)邏輯單元PIC30邏輯單元（LE）內(nèi)部結(jié)構(gòu)31查找表的基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d 輸入邏輯輸出地址RAM

11、中存儲(chǔ)的內(nèi)容00000000000001000010.0.01111111111 N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來(lái)實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級(jí)連的方式32查找表的基本原理N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來(lái)實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級(jí)連的方式33FPGA(FLEX系列)中的嵌入式陣列（EAB）可靈活配置的RAM塊用途實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等。可實(shí)現(xiàn)多種存儲(chǔ)器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：2568，也可配成5124342.5.7 CPLD與FPGA的區(qū)別35FPGA與CPLD的

12、區(qū)別FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。36FPGA與CPLD的區(qū)別FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。37FPGA與CPLD的區(qū)別 FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。 FPGA器件

13、在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)不易控制，要求開(kāi)發(fā)軟件允許工程師對(duì)關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。38PLD器件的命名與選型EPM7 128 S L C 8410EPM7：產(chǎn)品系列為EPM7000系列128：有128個(gè)邏輯宏單元S：電壓為5V，AE為3.3V，B為2.5VL：封裝為PLCC，Q代表PQFP等C：商業(yè)級(jí)（Commercial）070度，I：工業(yè)級(jí)（Ind

14、ustry），4085度M：軍品級(jí)（Military），55125度84：管腳數(shù)目10：速度級(jí)別39管腳的定義特殊功能的管腳電源腳VCC和GND，VCC一般分為VCCINT和VCCIO兩種。JTAG管腳：實(shí)現(xiàn)在線編程和邊界掃描。配置管腳（FPGA）：用于由EEPROM配置芯片。信號(hào)管腳專用輸入管腳：全局時(shí)鐘、復(fù)位、置位。可隨意配置其功能為：輸入、輸出、雙向、三態(tài)。402.6 PLD的設(shè)計(jì)步驟41設(shè)計(jì)輸入原理圖輸入使用元件符號(hào)和連線等描述。比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣。HDL語(yǔ)言輸入多層次的描述：行為，算法，RTL級(jí)，門(mén)級(jí)，開(kāi)關(guān)級(jí)描述。成為國(guó)際標(biāo)準(zhǔn)，便于移植。狀態(tài)機(jī)輸入：針對(duì)時(shí)序控制器的描述。42設(shè)計(jì)處理綜合和優(yōu)化優(yōu)化：將邏輯化簡(jiǎn)，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源。綜合：將高層設(shè)計(jì)合并為一個(gè)網(wǎng)表文件，將高層描述變換成低層實(shí)現(xiàn)。映射把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式。布局與布線將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接。生成編程文件生成可供器件編程使用的數(shù)據(jù)文件: .pof與.sof 文件。43模擬仿真功能仿真不考慮信號(hào)傳輸和器件的延時(shí)。時(shí)序仿真不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線延時(shí)也會(huì)有比較大的不同。在線驗(yàn)證利用在線手段測(cè)試器件最終功能和性能指標(biāo)。442.7 在系統(tǒng)編程技術(shù)ISP