基于VHDL的ASK調(diào)制及解調(diào)設(shè)計(jì)實(shí)現(xiàn)分析

1、-. z.- . -可修編- .目錄1 引言 . 11.1課題研究的背景與意義 . 11.2 課題的研究現(xiàn)狀 . 11.3本文的構(gòu)造及主要工作 . 22 ASK調(diào)制解調(diào)系統(tǒng)的原理 . 42.1 ASK調(diào)制原理及設(shè)計(jì)方法 . 42.2 ASK解調(diào)原理及設(shè)計(jì)方法 . 52.3 ASK信號(hào)的功率譜及帶寬 . 62.4 ASK系統(tǒng)的抗噪聲性能 . 82.4.1 包絡(luò)檢測(cè)時(shí)2ASK系統(tǒng)的誤碼率 . 82.4.2 相干解調(diào)時(shí)2ASK的系統(tǒng)誤碼率 . 103 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模 . 123.1 軟件平臺(tái)介紹 . 123.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計(jì) . 153.3 基于VHDL的ASK

2、調(diào)制系統(tǒng)仿真與分析 . 163.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析 . 193.5 ASK調(diào)制解調(diào)聯(lián)合比照 . 213.6 本章總結(jié) . 234 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計(jì)與仿真 . 244.1 多進(jìn)制振幅調(diào)制 . 244.2 基于VHDL的MASK調(diào)制系統(tǒng)實(shí)現(xiàn) . 245 總結(jié) . 26附錄 . 271 ASK調(diào)制VHDL程序 . 272 ASK解調(diào)VHDL程序 . 283 MASK調(diào)制VHDL程序 . 29參考文獻(xiàn) . 32-. z.第I頁(yè)共II頁(yè)-. z.【1】【2】【3】【4】【5】【6】【7】【8】【9】1 引言1.1課題研究的背景與意義通信即傳輸信息，進(jìn)展信息的時(shí)空

3、轉(zhuǎn)移。通信系統(tǒng)的作用就是將信息從信源發(fā)送到一個(gè)或多個(gè)目的地。實(shí)現(xiàn)通信的方式和手段很多，如手勢(shì)、語(yǔ)言、旌旗、烽火臺(tái)和擊鼓傳令，以及現(xiàn)代社會(huì)的電報(bào)、播送、電視、遙控、遙測(cè)、因特網(wǎng)和計(jì)算機(jī)通信等，這些都是消息傳遞的方式和信息交流的手段。伴隨著人類的文明和科學(xué)技術(shù)的開(kāi)展，電信技術(shù)也是以一日千里的速度飛速開(kāi)展，如今，在自然科學(xué)領(lǐng)域涉及通信這一術(shù)語(yǔ)時(shí)，一般指電通信。現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向通過(guò)調(diào)制，不僅可以進(jìn)展頻譜搬移，把調(diào)制信號(hào)的頻譜搬移到所希望的位置上，而且它對(duì)系統(tǒng)的傳輸有效性和傳輸?shù)目煽啃杂兄艽蟮挠绊憽哪M調(diào)

4、制到數(shù)字調(diào)制，從二進(jìn)制開(kāi)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向開(kāi)展。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對(duì)調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞。ASKAmplitudeShiftKeying作為一種簡(jiǎn)單高效便捷,易于實(shí)現(xiàn)的特點(diǎn),在目前的通信領(lǐng)域中有著其獨(dú)特的位置，對(duì)基于ASK的通信系統(tǒng)的研究與應(yīng)用也是眾多研究工程中的熱點(diǎn)。在實(shí)際應(yīng)用當(dāng)中，大型、復(fù)雜的系統(tǒng)直接實(shí)驗(yàn)是十分昂貴的，而通信系統(tǒng)設(shè)計(jì)研究是一項(xiàng)十分復(fù)雜的技術(shù)。由于技術(shù)的復(fù)雜性，在現(xiàn)代通信技術(shù)中，越來(lái)越重視采用計(jì)算機(jī)仿真技術(shù)來(lái)進(jìn)展系統(tǒng)分析和設(shè)計(jì)。利用仿真，可以大大降低

5、實(shí)驗(yàn)本錢(qián)。在實(shí)際通信中，很多信道都不能直接傳送基帶信號(hào)，必須用基帶信號(hào)對(duì)載波波形的*些參量進(jìn)展控制，使載波的這些參量隨基帶信號(hào)的變化而變化，即所謂正弦載波調(diào)制。1.2 課題的研究現(xiàn)狀近十幾年來(lái)，隨著計(jì)算機(jī)，人工智能，模式識(shí)別的信號(hào)處理等技術(shù)的飛速開(kāi)展。通信信號(hào)的自動(dòng)調(diào)制識(shí)別技術(shù)得到長(zhǎng)足的開(kāi)展。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來(lái)越重要的作用，主要是因?yàn)閿?shù)字通信有以下優(yōu)點(diǎn)：-. z.第1 頁(yè)共35頁(yè)-. z.【10】【11】【12】【13】數(shù)字信號(hào)便于存儲(chǔ)、處理、抗干擾能力強(qiáng)數(shù)字信號(hào)便于交換和傳輸可靠性高，傳輸過(guò)程中的過(guò)失可以設(shè)法控制數(shù)字信號(hào)易于加密且性強(qiáng)通用性和靈活性好。ASKAmplitude

6、ShiftKeying振幅調(diào)制作為數(shù)字調(diào)制傳輸?shù)囊环N常用方式，具備上述所有的優(yōu)點(diǎn)，所以ASK的應(yīng)用是非常廣泛的，如在基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器研究上與傳統(tǒng)解調(diào)器相比,它有一些很重要的特點(diǎn):第一,基于ASK的神經(jīng)網(wǎng)絡(luò)算法用于解調(diào)處理,其抗干擾性能優(yōu)于傳統(tǒng)方法;第二,基于ASK的神經(jīng)網(wǎng)絡(luò)解調(diào)器有和傳統(tǒng)解調(diào)器相似的處理單元,但在神經(jīng)網(wǎng)絡(luò)中,這些功能被整合在多個(gè)神經(jīng)元中,無(wú)需對(duì)每個(gè)處理單元和功能進(jìn)展單獨(dú)設(shè)計(jì),這些處理功能都是在其學(xué)習(xí)過(guò)程中自己獲得的;第三,解調(diào)系統(tǒng)為并行構(gòu)造,所以處理速度比傳統(tǒng)速度更快。還有開(kāi)發(fā)多信道通信系統(tǒng)時(shí)針對(duì)ASK中頻信號(hào)發(fā)生器和接收機(jī)的FPGA設(shè)計(jì)及實(shí)現(xiàn)的研究,研究結(jié)果說(shuō)明能增

7、加系統(tǒng)的冗余性,提高系統(tǒng)的可靠性。有較為廣泛的市場(chǎng)前景的應(yīng)用于智能系統(tǒng)包括家庭保安系統(tǒng)、自動(dòng)化控制系統(tǒng)、汽車(chē)門(mén)禁系統(tǒng)以及RF ID等領(lǐng)域的工作于超高頻(UHF)的射頻接收機(jī)也常使用于ASK數(shù)字調(diào)制方式。在其它應(yīng)用中還有如基于ASK無(wú)線射頻收發(fā)模塊的安防系統(tǒng)，無(wú)線射頻數(shù)據(jù)傳送電路和 EMC 微處理器設(shè)計(jì)為一體,構(gòu)成具有檢測(cè)不同信號(hào)和無(wú)線數(shù)據(jù)傳輸?shù)墓δ苣K,并通過(guò)無(wú)線接收模塊與網(wǎng)絡(luò)連網(wǎng),應(yīng)用于家庭及單位的安防系統(tǒng)。1.3本文的構(gòu)造及主要工作本文論述了基于VHDL及CPLD實(shí)現(xiàn)ASK數(shù)字調(diào)制系統(tǒng)的方法，其實(shí)現(xiàn)步驟包括：1.研究2ASK調(diào)制解調(diào)系統(tǒng)的原理及設(shè)計(jì)方法以及2ASK的頻譜和抗噪聲性能；2.根

8、據(jù)各個(gè)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖；3.根據(jù)VHDL語(yǔ)言特點(diǎn)，對(duì)系統(tǒng)進(jìn)展VHDL建模；4.根據(jù)VHDL模型，進(jìn)展具體VHDL語(yǔ)言程序設(shè)計(jì)；5.對(duì)設(shè)計(jì)的程序進(jìn)展波形仿真與調(diào)試。第2 頁(yè)共35頁(yè)-. z.6.基于VHDL的MASK調(diào)制研究-. z.第3 頁(yè)共35頁(yè)-. z.式中， 為載波角頻率， s(t) 為單極性 NRZ 矩形脈沖序列2 ASK調(diào)制解調(diào)系統(tǒng)的原理2.1 ASK調(diào)制原理及設(shè)計(jì)方法數(shù)字幅度調(diào)制又稱幅度鍵控ASK，二進(jìn)制幅度鍵控記作2ASK。2ASK是利用代表數(shù)字信息0或1的基帶矩形脈沖去鍵控一個(gè)連續(xù)的載波，使載波時(shí)斷時(shí)續(xù)地輸出。有載波輸出時(shí)表示發(fā)送1，無(wú)載波輸出時(shí)表示發(fā)送0

9、。借助于第3章幅度調(diào)制的原理，2ASK信號(hào)可表示為e0s(t)cosct(2.1cs(t)ang(tnTb)2.2n其中，g(t)是持續(xù)時(shí)間為T(mén)b、高度為1的矩形脈沖，常稱為門(mén)函數(shù)，an為二進(jìn)制數(shù)字-. z.-. z.an1,出現(xiàn)概率為 p0,出現(xiàn)概率為1p2.3-. z.2ASK信號(hào)的產(chǎn)生方法調(diào)制方法有兩種，如下列圖2.1所示：圖a是一般的模擬幅度調(diào)制方法，不過(guò)這里的s(t)由式2.2規(guī)定；圖b是一種鍵控方法，這里的開(kāi)關(guān)電路受s(t)控制。圖c給出e0(t)的波形例如。二進(jìn)制幅度鍵控信號(hào)，由于一個(gè)信號(hào)狀態(tài)始終為0，相當(dāng)于處于斷開(kāi)狀態(tài)，故又常稱為通斷鍵控信號(hào)OOK信號(hào)。-. z.第4 頁(yè)共35

10、頁(yè)-. z.1z(t) y(t) cost s(t) co s t s(t)(1 cos 2t)2(2.4) 1 1s(t) s(t) cos 2t圖2.1 ASK信號(hào)產(chǎn)生方法及波形2.2 ASK解調(diào)原理及設(shè)計(jì)方法ASK信號(hào)解調(diào)的常用方法主要有兩種：包絡(luò)檢波法和相干檢測(cè)法包絡(luò)檢波法的原理方框圖如圖2.2所示:帶通濾波器BPF恰好使2ASK信號(hào)完整地通過(guò)，經(jīng)包絡(luò)檢測(cè)后，輸出其包絡(luò)。低通濾波器LPF的作用是濾除高頻雜波，使基帶信號(hào)包絡(luò)通過(guò)。抽樣判決器包括抽樣、判決及碼元形成器。定時(shí)抽樣脈沖位同步信號(hào)是很窄的脈沖，通常位于每個(gè)碼元的中央位置，其重復(fù)周期等于碼元的寬度。不計(jì)噪聲影響時(shí)，帶通濾波器輸出為

11、2ASK信號(hào)，即y(t)e0(t)s(t)cosct，包絡(luò)檢波器輸出為s(t)。經(jīng)抽樣、判決后將碼元再生，即可恢復(fù)出數(shù)字序列an。相干檢測(cè)法原理方框圖如圖2.3所示:相干檢測(cè)就是同步解調(diào)，要求接收機(jī)產(chǎn)生一個(gè)與發(fā)送載波同頻同相的本地載波信號(hào)，稱其為同步載波或相干載波。利用此載波與收到的已調(diào)信號(hào)相乘，輸出為22-. z.第5 頁(yè)共35頁(yè)-. z.圖2.2 2ASK信號(hào)的包絡(luò)解調(diào)-. z.【14】【15】1P ( f ) P ( f f ) P ( f f ) 2.6 圖2.3 2ASK的相干解調(diào)經(jīng)低通濾波濾除第二項(xiàng)高頻分量后，即可輸出s(t)信號(hào)。低通濾波器的截止頻率與基帶數(shù)字信號(hào)的最高頻率相等。

12、由于噪聲影響及傳輸特性的不理想，低通濾波器輸出波形有失真，經(jīng)抽樣判決、整形后再生數(shù)字基帶脈沖。雖然2ASK信號(hào)中確實(shí)存在著載波分量，原則上可以通過(guò)窄帶濾波器或鎖相環(huán)來(lái)提取同步載波，但這會(huì)給接收設(shè)備增加復(fù)雜性。因此，實(shí)際中很少采用相干解調(diào)法來(lái)解調(diào)2ASK信號(hào)。2.3 ASK信號(hào)的功率譜及帶寬從2ASK的原理可知，一個(gè)2ASK信號(hào)e0(t)可以表示成e0s(t)cosct2.5這里，s(t)是代表信息的隨機(jī)單極性矩形脈沖序列?，F(xiàn)設(shè)s(t)的功率譜密度為Ps(f)，e0(t)的功率譜密度為Pe(f)，則由式2.5可以證得4第6 頁(yè)共35頁(yè)-. z.-. z.對(duì)于單極性NRZ碼，有Ps(f)142Tb

13、Sa(fTb)14(f)2.7-. z.-. z.TbP ( f ) Sa ( f f )T Sa1( f f ) ( f f )代入式2.6，得2ASK信號(hào)功率譜：1616可知：2(ffc)Tb2.8-. z.22ASK 信號(hào)的帶寬 B 是數(shù)字基帶信號(hào)帶寬 的兩倍 2B 2B 2 f 2.9 12ASK信號(hào)的功率譜由連續(xù)譜和離散譜兩局部組成。其中，連續(xù)譜取決于數(shù)字基帶信號(hào)s(t)經(jīng)線性調(diào)制后的雙邊帶譜，而離散譜則由載波分量確定。2ASKsT-. z.-. z.3因?yàn)橄到y(tǒng)的傳碼率RB圖2.42ASK信號(hào)的功率譜1/TbBaud，故2ASK系統(tǒng)的頻帶利用率為-. z.第7 頁(yè)共35頁(yè)-. z.-

14、. z.1Tb2fb1(Baud/Hz)2.10-. z.Tb2fb2-. z.-. z.這意味著用2ASK方式傳送碼元速率為帶寬至少為2RBHz。2.4 ASK系統(tǒng)的抗噪聲性能RB的二進(jìn)制數(shù)字信號(hào)時(shí)，要求該系統(tǒng)的-. z.【16】2Acost ,發(fā)1s(t ) y(t) s (t ) n (t)Acos t n (t )cost n (t )sin t ,發(fā)12.12 通信系統(tǒng)的抗噪聲性能是指系統(tǒng)克制加性噪聲的能力。在數(shù)字系統(tǒng)中它通常采用誤碼率來(lái)衡量。由于加性噪聲被認(rèn)為只對(duì)信號(hào)的接收產(chǎn)生影響，故分析系統(tǒng)的抗噪聲性能只需考慮接收局部。假定信道噪聲為加性高斯白噪聲n(t)，其均值為0、方差為n；

15、接收的信號(hào)為0，發(fā)02.112.4.1 包絡(luò)檢測(cè)時(shí)2ASK系統(tǒng)的誤碼率對(duì)于圖2所示的包絡(luò)檢測(cè)接收系統(tǒng)，其接收帶通濾波器BPF的輸出為inc(t)cosctns(t)sinct,發(fā)0其中，ni(t)nc(t)cosctns(t)sinct為高斯白噪聲經(jīng)BPF限帶后的窄帶高斯白噪聲。經(jīng)包絡(luò)檢波器檢測(cè)，輸出包絡(luò)信號(hào)-. z.-. z.An2(t)n2(t),發(fā)1-. z.*(t)2c2s2.13-. z.nc(t)ns(t),發(fā)0-. z.由式2.12可知，發(fā)1時(shí)，接收帶通濾波器BPF的輸出y(t)為正弦波加窄帶高斯噪聲形式；發(fā)0時(shí)，接收帶通濾波器BPF的輸出y(t)為純粹窄帶高斯噪聲形式。于是，發(fā)

16、1時(shí)，BPF輸出包絡(luò)*(t)的抽樣值*的一維概率密度函數(shù)f1(*)第8 頁(yè)共35頁(yè)-. z.-. z.服從萊斯分布；而發(fā)0時(shí)，BPF輸出包絡(luò)*(t)的抽樣值*的一維概率密度函數(shù)f服從瑞利分布，如圖2.5所示0(*)-. z.-. z.*(t)圖2.5 包絡(luò)檢波時(shí)誤碼率的幾何表示亦即抽樣判決器輸入信號(hào)，對(duì)其進(jìn)展抽樣判決后即可確定接收碼元是1還-. z.-. z.是0。我們規(guī)定，倘假設(shè)*(t)的抽樣值*Ud，則判為是1碼；假設(shè)*Ud，判-. z.-. z.為是0碼。顯然，選擇什么樣的判決門(mén)限電平Ud與判決的正確程度或錯(cuò)誤-. z.-. z.程度密切相關(guān)。選定的U中清楚看到。d不同，得到的誤碼率也不

17、同。這一點(diǎn)可從下面的分析-. z.P(1 / 0) P( * U ) f ( *)d * S 2.14 UP(0 /1) P( * U ) f ( *)d* S 2.15 式中， 、 S 分別為圖 2.5 所示陰影面積。假設(shè)發(fā)送 1碼的概率為 P(1) ，發(fā)送1 1P P(0/1) P(1/ 0) (S S ) 2.16 1當(dāng) P(1) P(0) ，即等概時(shí) 1 1P P(0/1) P(1/ 0) (S S )2.17 存在兩種錯(cuò)判的可能性：一是發(fā)送的碼元為1時(shí)，錯(cuò)判為0，其概率記為P(0/1)；二是發(fā)送的碼元為0時(shí)，錯(cuò)判為l，其概率記為P(1/0)。由圖2.5可知d0010碼的概率為P(0)

18、，則系統(tǒng)的總誤碼率Pe為22222-. z.第9 頁(yè)共35頁(yè)-. z.-. z.也就是說(shuō)，Pe就是圖10中兩塊陰影面積之和的一半。不難看出，當(dāng)UdUd時(shí)，-. z.該陰影面積之和最小，即誤碼率Pe最低。稱此使誤碼率獲最小值的門(mén)限Ud為最正確-. z.r4P e 2.18 2 2Acos t n (t ) cos t n (t ) sin t ,發(fā)1c c c s cy(t ) n (t ) cos t n (t )sin t ,發(fā)0An (t ),發(fā)1*(t) n (t ),發(fā)0221 ( * A)f ( *) e*p , 發(fā)1 2.22 22門(mén)限。采用包絡(luò)檢波的接收系統(tǒng)，通常是工作在大信噪比

19、的情況下，可以證明，這時(shí)的最正確門(mén)限UdA/2，系統(tǒng)的誤碼率近似為2式中，rA/(2n)為包檢器輸入信噪比。由此可見(jiàn)，包絡(luò)解調(diào)2ASK系統(tǒng)的誤碼率隨輸入信噪比的增大，近似地按指數(shù)規(guī)律下降。必需指出，式2.18是在等概、大信噪比、最正確門(mén)限下推導(dǎo)得出的，使用時(shí)應(yīng)注意適用條件。2.4.2 相干解調(diào)時(shí)2ASK的系統(tǒng)誤碼率2ASK信號(hào)的相干解調(diào)接收系統(tǒng)如圖3所示。圖中，接收帶通濾波器BPF的輸出與包絡(luò)檢波時(shí)一樣，為ccsc取本地載波為2cosct，則乘法器輸出z(t)2y(t)cosct(2.20) 將式2.19代入，并經(jīng)低通濾波器濾除高頻分量，在抽樣判決器輸入端得到cnc(t)為高斯噪聲，因此，無(wú)論

20、是發(fā)送1還是0，*(t)瞬時(shí)值*的一維概率密度f(wàn)1(*)、f0(*)都是方差為n的正態(tài)分布函數(shù)，只是前者均值為A，后者均值為0，即nn-. z.第10 頁(yè)共35頁(yè)-. z.-. z.f0(*)1e*p(*22),發(fā)02.23-. z.其曲線如圖2.6所示2n2n-. z.-. z.圖2.6 同步檢測(cè)誤碼率的幾何表示類似于包絡(luò)檢波時(shí)的分析，不難看出：假設(shè)仍令判決門(mén)限電平為Ud，則將0-. z.-. z.P(1 / 0) P( * U ) f ( *) d* S錯(cuò)判為l的概率P(1/0)及將1錯(cuò)判為0的概率P(0/1)分別為dUd2.24-. z.P(0/1)P(*Ud)0f1(*)d*S12.2

21、5-. z.-. z.式中，S0Pe為、S12.26 P(0 /1) P(1 / 0) ( S S )分別為圖2.6所示的陰影面積。假設(shè)P(1)P(0)，則系統(tǒng)的總誤碼率PeP(1)P(0/1)P(0)P(1/0)22-. z.且不難看出，最正確門(mén)限UdA/2。-. z.綜合式2.21式2.26，可以證明，這時(shí)系統(tǒng)誤碼率為-. z.-. z.22Pe12erfc(r2)2.27-. z.式中，rA/(2n)為解調(diào)器輸入信噪比。當(dāng)r1時(shí)，上式近似為第11 頁(yè)共35頁(yè)-. z.-. z.Pe1rer42.28-. z.上式說(shuō)明，隨著輸入信噪比的增加，系統(tǒng)的誤碼率將更迅速地按指數(shù)規(guī)律下降。必須注意，

22、式2.27的適用條件是等概、最正確門(mén)限；式2.28的適用條件是等概、大信噪比、最正確門(mén)限。比擬式2.28和式2.18可以看出，在一樣大信噪比情況下，2ASK信號(hào)相干解調(diào)時(shí)的誤碼率總是低于包絡(luò)檢波時(shí)的誤碼率，即相干解調(diào)2ASK系統(tǒng)的抗噪聲性能優(yōu)于非相干解調(diào)系統(tǒng)，但兩者相差并不太大。然而，包絡(luò)檢波解調(diào)不需要穩(wěn)定的本地相干載波，故在電路上要比相干解調(diào)簡(jiǎn)單的多。另外，包絡(luò)檢波法存在門(mén)限效應(yīng)，相干檢測(cè)法無(wú)門(mén)限效應(yīng)。所以，一般而言，對(duì)2ASK系統(tǒng)，大信噪比條件下使用包絡(luò)檢測(cè)，即非相干解調(diào)，而小信噪比條件下使用相干解調(diào)。-. z.3 ASK調(diào)制與解調(diào)的VHDL系統(tǒng)建模3.1 軟件平臺(tái)介紹-. z.第12 頁(yè)

23、共35頁(yè)-. z.【17】【18】【19】VHDL的英文全名是Very-High-SpeedIntegratedCircuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。CPLD(ple* Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件開(kāi)展出來(lái)的器件，相對(duì)而言規(guī)模大，構(gòu)造復(fù)雜，屬于大規(guī)模集成電路圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其根本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言(VHDL)等方法，生成相應(yīng)的目標(biāo)

24、文件，通過(guò)下載電纜在系統(tǒng)編程將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。FPGAFieldProgrammable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步開(kāi)展的產(chǎn)物。它是作為專用集成電路ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。1993年，IEEE對(duì)VHDL進(jìn)展了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡(jiǎn)稱93版?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多ED

25、A公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog語(yǔ)言將承當(dāng)起大局部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用圍較小的設(shè)計(jì)語(yǔ)言。VHDL的英文全寫(xiě)是：VHSICVery High Speed Integrated CircuitHardware Description Language。翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPL

26、D/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的構(gòu)造，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序構(gòu)造特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體entity可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)分成外部或稱可視局部,及端口)-. z.第13 頁(yè)共35頁(yè)-. z.【20】和部或稱不可視局部，既涉及實(shí)體的部功能和算法完成局部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成外局部的概念是VHDL系統(tǒng)設(shè)

27、計(jì)的根本點(diǎn)。MA*PLUSII簡(jiǎn)介：-. z.-. z.I圖3.1 MA*PLUSII 軟件界面-. z.MA*PLUSII的工作窗口如上圖所示。在圖中左邊的Task 窗口中，顯示了當(dāng)前任務(wù)的一些屬性和可進(jìn)展的操作，包括STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS等。新建VHDL文件、Block Diagram/Schematic File及Vetcor Waveform File，如圖3.2所示：-. z.第14 頁(yè)共35頁(yè)-. z.圖3.2新建仿真文件界面三種文件對(duì)應(yīng)的功能分別是：VHDL文件：對(duì)要實(shí)現(xiàn)的邏輯控制功能進(jìn)展文本

28、語(yǔ)言描述，并配合軟件生成相應(yīng)的邏輯功能塊。Block文件：對(duì)由VHDL生成的邏輯功能模塊添加相應(yīng)的輸入輸出管腳。Vector Waveform文件：對(duì)上一步的Block文件進(jìn)展波形時(shí)序仿真驗(yàn)證結(jié)果。3.2 ASK調(diào)制與解調(diào)系統(tǒng)的具體設(shè)計(jì)根據(jù)上述對(duì)ASK調(diào)制系統(tǒng)的原理的研究，結(jié)合VHDL硬件描述語(yǔ)言的特點(diǎn)，對(duì)ASK調(diào)制系統(tǒng)設(shè)計(jì)了以下模型如圖3.3：-. z.-. z.時(shí)鐘信號(hào)控制信號(hào)四分頻載波信號(hào)-. z.-. z.基帶信號(hào)與門(mén)調(diào)制信號(hào)-. z.圖3.3 ASK調(diào)制系統(tǒng)設(shè)計(jì)模型圖此調(diào)制系統(tǒng)采用系統(tǒng)時(shí)鐘經(jīng)四分頻后作為調(diào)制信號(hào)載波，然后再與基帶信號(hào)經(jīng)過(guò)一個(gè)與門(mén)作用相當(dāng)于以基帶信號(hào)乘以載波，再經(jīng)過(guò)系統(tǒng)

29、輸出得到調(diào)制信號(hào)。-. z.第15 頁(yè)共35頁(yè)-. z.對(duì)2ASK的解調(diào)系統(tǒng)設(shè)計(jì)了以下模型：-. z.-. z.控制信號(hào)時(shí)鐘信號(hào)已調(diào)信號(hào)二十周期計(jì)數(shù)器信號(hào)存放器脈沖計(jì)數(shù)器及信號(hào)判決器解調(diào)信號(hào)-. z.圖3.4 ASK解調(diào)系統(tǒng)設(shè)計(jì)模型圖此解調(diào)系統(tǒng)采用部信號(hào)存放輸入的已調(diào)信號(hào)，再利用對(duì)時(shí)鐘信號(hào)進(jìn)展十二分頻后的信號(hào)對(duì)存放的信號(hào)脈沖進(jìn)展計(jì)數(shù)，最后判決每次存放的脈沖數(shù)，當(dāng)脈沖數(shù)大于3時(shí)即判決為1，反之則為0，輸出即為復(fù)原的基帶信號(hào)。通過(guò)對(duì)上述ASK的調(diào)制與解調(diào)原理分析以及對(duì)基于VHDL的ASK調(diào)制與解調(diào)模型的建立，編寫(xiě)VHDL程序見(jiàn)附錄。3.3 基于VHDL的ASK調(diào)制系統(tǒng)仿真與分析1.新建ASK調(diào)制V

30、HDL文件輸入VHDL代碼如圖3.5所示：-. z.圖3.5 MA*PLUII中的VHDL代碼-. z.第16 頁(yè)共35頁(yè)-. z.2.生成ASK調(diào)制功能塊如圖3.6所示：-. z.圖3.6 ASK調(diào)制功能原件圖如上圖所示，生成的ASK調(diào)制模塊由三個(gè)輸入引腳和一個(gè)輸出引腳組成，其中clk為時(shí)鐘輸入信號(hào),start為調(diào)制控制信號(hào),*為基帶信號(hào),y調(diào)制輸出信號(hào)。3. 連接芯片的輸入與輸出及時(shí)鐘信號(hào)和控制信號(hào)管腳，連接后如圖3.7所示：-. z.圖3.7 連接外部輸入輸出管腳4. 對(duì)第三步生成的原理圖進(jìn)展編譯和檢查后如圖3.8所示：-. z.圖3.8 編譯檢查通過(guò)-. z.第17 頁(yè)共35頁(yè)-. z

31、.5. 建立ASK調(diào)制功能模塊的波形仿真文件，將輸入輸出NODE參加文件后如圖3.9所示：-. z.圖3.9 參加管腳后的波形仿真界面6.將基帶信號(hào)輸入并參加時(shí)鐘信號(hào)，本次設(shè)計(jì)考慮到硬件條件的限制采用時(shí)鐘頻率為1MHz設(shè)置好以后如圖3.10所示：-. z.圖3.10 設(shè)置時(shí)鐘周期為了方便觀察分析仿真結(jié)果采用的輸入信號(hào)為：*:1010100110;以此計(jì)算得出仿真完畢時(shí)間為200us，設(shè)置仿真完畢時(shí)間如圖3.11所示：-. z.圖3.11 設(shè)置仿真完畢時(shí)間將仿真時(shí)間及輸入波形設(shè)置好以后如圖3.12所示：-. z.-. z.圖3.12 設(shè)置好輸入波形及時(shí)鐘后的界面第18 頁(yè)共35頁(yè)-. z.7.

32、將波形文件進(jìn)仿真，仿真成功后的界面如圖3.13所示：-. z.圖3.13 仿真成功8. 仿真的結(jié)果如圖3.14所示：-. z.圖3.14 仿真結(jié)果圖-. z.圖3.15 局部結(jié)果圖放大圖3.14中時(shí)鐘頻率為1MHz即時(shí)鐘周期為1us,經(jīng)四分頻后f的頻率為250KHz，周期變?yōu)樵瓉?lái)的四分之一，輸入的基帶信號(hào)為1010100110，和分頻信號(hào)f相乘后輸出為調(diào)制信號(hào)y,由上圖可知道，每當(dāng)輸入的*為1時(shí)，y對(duì)應(yīng)為f的5個(gè)周期，*為0時(shí)y的輸出為0，圖中結(jié)果明顯和預(yù)期結(jié)果一致！從而實(shí)現(xiàn)了ASK的調(diào)制。3.4 基于VHDL的ASK解調(diào)系統(tǒng)仿真與分析1 新建ASK調(diào)制VHDL文件，輸入VHDL代碼并生成AS

33、K解調(diào)功能模塊如圖3.16所示：-. z.第19 頁(yè)共35頁(yè)-. z.圖3.16 ASK解調(diào)功能原件圖2. 對(duì)生成的ASK解調(diào)功能模塊原件連接相應(yīng)的輸入輸出管腳，連接好以后如圖3.17所示：-. z.圖3.17 連接輸入輸出管腳3. 參加輸入信號(hào)并設(shè)置時(shí)鐘周期進(jìn)展仿真，仿真結(jié)果如圖3.18所示：-. z.圖3.18 ASK解調(diào)仿真結(jié)果-. z.圖3.19 ASK解調(diào)仿真結(jié)果圖局部放大-. z.第20 頁(yè)共35頁(yè)-. z.本局部的輸入信號(hào)為上一局部調(diào)制功能模塊的輸出信號(hào)即上圖所示的y信號(hào)，用部信號(hào)*對(duì)輸入信號(hào)進(jìn)展信號(hào)采集與存放，由于調(diào)制信號(hào)的頻率為250KHz，為了保證輸入信號(hào)不會(huì)漏掉故在每次時(shí)

34、鐘信號(hào)上升沿的時(shí)候都對(duì)本局部的輸入信號(hào)進(jìn)展采集，而從上局部的調(diào)制信號(hào)分析可知當(dāng)輸入*為1或0時(shí)，對(duì)應(yīng)的都是20個(gè)時(shí)鐘周期，因此本局部輸入信號(hào)采集周期也應(yīng)為20個(gè)時(shí)鐘周期。故設(shè)采集信號(hào)計(jì)數(shù)器q=19。由上面的結(jié)果圖分析可知，解調(diào)信號(hào)落后輸入信號(hào)約100us，即5個(gè)輸入信號(hào)周期，這是因?yàn)槊?0個(gè)時(shí)鐘周期都將計(jì)算輸入信號(hào)的脈沖數(shù)并存入部脈沖計(jì)數(shù)器m，當(dāng)m=3的時(shí)候則判定解調(diào)信號(hào)輸出為1，否則為0。上圖中的解調(diào)信號(hào)為101010011*同輸入信號(hào)1010100110進(jìn)展比照可知解調(diào)信號(hào)和輸入信號(hào)*根本一樣，本模塊仿真成功。3.5 ASK調(diào)制解調(diào)聯(lián)合比照上述對(duì)ASK的調(diào)制與解調(diào)分別進(jìn)展了單獨(dú)的分析，符合

35、預(yù)期，但分開(kāi)的模塊不方便進(jìn)展直接的比照，故在此局部將對(duì)ASK的解調(diào)功能模塊與解調(diào)功能模塊進(jìn)展整合，對(duì)輸入信號(hào)*與調(diào)制信號(hào)y以及解調(diào)信號(hào)*out進(jìn)展直接比照。1. ASK調(diào)制與解調(diào)模塊連接，將兩個(gè)模塊放入同一個(gè)BLOCK文件，并將輸入輸出管腳進(jìn)展連接，將調(diào)制模塊輸出的調(diào)制信號(hào)連接至解調(diào)模塊并作為解調(diào)模塊的輸入信號(hào)。連接好以后如圖3.20所示：-. z.圖3.20 調(diào)制與解調(diào)功能模塊連接-. z.第21 頁(yè)共35頁(yè)-. z.2. 生成調(diào)制解調(diào)雙功能模塊并連接輸入輸出管腳，連接好后如圖3.21所示：-. z.圖3.21 調(diào)制與解調(diào)雙功能模塊管腳連接3. 設(shè)置時(shí)鐘及輸入信號(hào)，為了便于同單獨(dú)的調(diào)制解調(diào)模

36、塊進(jìn)展比照，本聯(lián)合模塊依然采用1MHz的時(shí)鐘頻率，且輸入信號(hào)*為1010100110，將以上都設(shè)置好以后進(jìn)展仿真，仿真結(jié)果如圖3.22所示：-. z.圖3.22 聯(lián)合仿真結(jié)果從上圖比照分析可知，輸入信號(hào)為1010100110,輸入信號(hào)周期為20us;調(diào)制信號(hào)為0，調(diào)制信號(hào)周周期為4us;解調(diào)信號(hào)為*101010011*；將輸入信號(hào)與解調(diào)信號(hào)比照可知道兩者根本一致，故將調(diào)制解調(diào)模塊進(jìn)展聯(lián)合仿真是成功的，能夠準(zhǔn)確將輸入的基帶信號(hào)進(jìn)展ASK調(diào)制，并且將調(diào)制后的信號(hào)輸入解調(diào)模塊能成功地將基帶信號(hào)進(jìn)展復(fù)原，本模塊仿真成功。-. z.第22 頁(yè)共35頁(yè)-. z.3.6 本章總結(jié)在本章主要介紹了基于VHDL

37、的ASK調(diào)制與解調(diào)的系統(tǒng)建模，并在建模的根底上進(jìn)展了相關(guān)功能的VHDL代碼的編寫(xiě)；第二局部主要介紹了VDHL及CPLD的一些相關(guān)知識(shí)，以及本次研究工作的軟件平臺(tái)MA*PLUSII的一些相關(guān)操作；第三局部主要是對(duì)本次建立的系統(tǒng)模型，在MA*PLUSII平臺(tái)上進(jìn)展了相關(guān)的實(shí)現(xiàn)并進(jìn)展簡(jiǎn)單的仿真與總結(jié)。在對(duì)ASK調(diào)制模塊與解調(diào)模塊進(jìn)展單獨(dú)的分析后，將兩模塊連接起來(lái)進(jìn)展聯(lián)合仿真比照輸入信號(hào)與解調(diào)信號(hào)及解調(diào)復(fù)原的基帶信號(hào)。-. z.第23 頁(yè)共35頁(yè)-. z.【19】4 基于VHDL的MASK調(diào)制系統(tǒng)設(shè)計(jì)與仿真4.1 多進(jìn)制振幅調(diào)制MASK，又稱多進(jìn)制數(shù)字調(diào)制法。在二進(jìn)制數(shù)字調(diào)制中每個(gè)符號(hào)只能表示0和1(

38、+1或-1)。但在許多實(shí)際的數(shù)字傳輸系統(tǒng)中卻往往采用多進(jìn)制的數(shù)字調(diào)制方式。與二進(jìn)制數(shù)字調(diào)制系統(tǒng)相比，多進(jìn)制數(shù)字調(diào)制系統(tǒng)具有如下兩個(gè)特點(diǎn)：第一：在一樣的信道碼源調(diào)制中，每個(gè)符號(hào)可以攜帶log2M比特信息，因此，當(dāng)信道頻帶受限時(shí)可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價(jià)是增加信號(hào)功率和實(shí)現(xiàn)上的復(fù)雜性。第二，在一樣的信息速率下，由于多進(jìn)制方式的信道傳輸速率可以比二進(jìn)制的低，因而多進(jìn)制信源的持續(xù)時(shí)間要比二進(jìn)制的寬。加寬碼元寬度，就會(huì)增加信元的能量，也能減小由于信道特性引起的碼間干擾的影響等。近些年，采用高穩(wěn)定自動(dòng)增益，分集接收技術(shù)，自適應(yīng)均衡等一系列措施，使其也可在微波中繼線路中應(yīng)用。4

39、.2 基于VHDL的MASK調(diào)制系統(tǒng)實(shí)現(xiàn)1.對(duì)MASK調(diào)制系統(tǒng)進(jìn)展VHDL建模如圖4.1所示-. z.-. z.時(shí)鐘信號(hào)控制信號(hào)8分頻ASK調(diào)制D/A轉(zhuǎn)換調(diào)制信號(hào)-. z.-. z.基帶信號(hào)串/并轉(zhuǎn)換譯碼-. z.圖4.1 MASK的VHDL建模系統(tǒng)的輸入端由時(shí)鐘信號(hào)clk，調(diào)制控制信號(hào)start以及基帶信號(hào);由時(shí)鐘信號(hào)經(jīng)8分頻完成對(duì)輸入信號(hào)的串并轉(zhuǎn)換，即將輸入的一路二進(jìn)制信號(hào)轉(zhuǎn)為4位并行信號(hào)，再將4位并行信號(hào)轉(zhuǎn)為8位DAC信號(hào)，最后再將時(shí)鐘信號(hào)經(jīng)過(guò)一個(gè)4分頻器與8位DAC數(shù)據(jù)進(jìn)展ASK的調(diào)制。最后將調(diào)制信號(hào)送給一個(gè)D/A轉(zhuǎn)換芯片，芯片輸出即為調(diào)制后的模擬信號(hào)。根據(jù)上述的VHDL建模，編寫(xiě)VH

40、DL仿真程序如下見(jiàn)附錄。-. z.第24 頁(yè)共35頁(yè)-. z.2. 對(duì)輸入的VHDL代碼生成原件并連接相應(yīng)管腳如圖4.2所示：-. z.圖4.2 MASK功能模塊連接好管腳3.對(duì)模塊進(jìn)展波形仿真，仿真結(jié)果如圖4.3所示：-. z.在圖4.3中，輸入信號(hào)為01000輸入信號(hào)周期為160ns,系統(tǒng)時(shí)鐘周期為40ns，當(dāng)調(diào)制控制信號(hào)START為真時(shí)，系統(tǒng)開(kāi)場(chǎng)進(jìn)展調(diào)制，時(shí)鐘上升沿時(shí)系統(tǒng)完成基帶信號(hào)的串并轉(zhuǎn)換，系統(tǒng)部信號(hào)存放器*對(duì)輸入的基帶信號(hào)進(jìn)展進(jìn)展四位并行數(shù)據(jù)到八位DAC數(shù)據(jù)的轉(zhuǎn)換，當(dāng)部記數(shù)器q=7時(shí)完成基帶信號(hào)的串并轉(zhuǎn)換，當(dāng)部記數(shù)器qq=1時(shí)完成并行碼到DAC數(shù)據(jù)的轉(zhuǎn)換，輸出y為系統(tǒng)時(shí)鐘qq分頻即

41、四分頻。-. z.第25 頁(yè)共35頁(yè)-. z.5 總結(jié)本文對(duì)基于VHDL的二進(jìn)制振幅ASK調(diào)制與解調(diào)做了一定的研究，由于軟硬件的要求，選取了CPLD結(jié)合VHDL在MA*PLUSII軟件平臺(tái)上進(jìn)展仿真研究以探究ASK的調(diào)制波形是否與預(yù)期相符?？紤]到實(shí)際硬件的要求，對(duì)此次仿真所采用的時(shí)鐘周期為1us即時(shí)鐘頻率為1MHz，而仿真結(jié)果與預(yù)期一樣，即在CPLD上實(shí)現(xiàn)ASK的調(diào)制功能是完全可行的。在對(duì)ASK的解調(diào)模塊設(shè)計(jì)時(shí)，考慮到結(jié)果的可比照性，對(duì)解調(diào)時(shí)鐘采用與調(diào)制信號(hào)一樣的時(shí)鐘頻率，且將調(diào)制局部輸出的調(diào)制信號(hào)作為解調(diào)局部的輸入信號(hào)，對(duì)此信號(hào)進(jìn)展解調(diào)，同時(shí)將解調(diào)信號(hào)與基帶信號(hào)進(jìn)展比照，以判斷解調(diào)模塊是否能

42、按預(yù)期將基帶信號(hào)復(fù)原。仿真結(jié)果符合預(yù)期，本次設(shè)計(jì)的ASK調(diào)制與解調(diào)系統(tǒng)運(yùn)行穩(wěn)定，在CPLD/FPGA上實(shí)現(xiàn)ASK的解調(diào)也是完全可行的，本次對(duì)基于VHDL的ASK系統(tǒng)的調(diào)制與解調(diào)仿真獲得了比擬滿意的成果。在獲得上述成功的前提下，對(duì)基于MASK的調(diào)制與解調(diào)又做了簡(jiǎn)單的研究，對(duì)MASK進(jìn)展VHDL建模，并對(duì)其進(jìn)展VHDL描述，且對(duì)生成的功能模塊進(jìn)展仿真獲得的結(jié)果與根本理論符合，仿真獲得成功。-. z.第26 頁(yè)共35頁(yè)-. z.-. z.1 ASK調(diào)制VHDL程序library ieee; 附錄-. z.use ieee.std_logic_arith.all; use ieee.std_logic

43、_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk:in std_logic;-系統(tǒng)時(shí)鐘start:in std_logic;-開(kāi)場(chǎng)調(diào)制信號(hào)*:in std_logic;-基帶信號(hào)y:out std_logic);-調(diào)制信號(hào)end PL_ASK; architecture behav of PL_ASK is signal q:integer range 0 to 3;-分頻計(jì)數(shù)器signal f :std_logic;-載波信號(hào)begin process(clk) begin if clkevent an

44、d clk=1 thenif start=0 then q=0; elsif q=1 then f=1;q=q+1; -改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比elsif q=3 then f=0;q=0;-改變q后面數(shù)字的大小，就可以改變載波信號(hào)的頻率第27 頁(yè)共35頁(yè)-. z.elsef=0;q=q+1; end if; end if; end process; y=* and f;-對(duì)基帶碼進(jìn)展調(diào)制end behav; 2 ASK解調(diào)VHDL程序library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.

45、all; use ieee.std_logic_unsigned.all; entity P_ASK is port(clk:in std_logic;-系統(tǒng)時(shí)鐘start:in std_logic;-同步信號(hào)*:in std_logic;-調(diào)制信號(hào)y:out std_logic);-基帶信號(hào)end PL_ASK2; architecture behav of PL_ASK2 is signal q:integer range 0 to 10;-計(jì)數(shù)器signal *:std_logic;-存放*信號(hào)signal m:integer range 0 to 5;-計(jì)*的脈沖數(shù)begin proc

46、ess(clk)-對(duì)系統(tǒng)時(shí)鐘進(jìn)展q分頻，-. z.第28 頁(yè)共35頁(yè)-. z.begin if clkevent and clk=1 then *=*;-clk上升沿時(shí)，把*信號(hào)賦給中間信號(hào)* if start=0 then q=0;-if語(yǔ)句完成q的循環(huán)計(jì)數(shù)elsif q=11 then q=0; else q=q+1; end if; end if; end process; process(*,q)-此進(jìn)程完成ASK解調(diào)beginif q=11 then m=0;-m計(jì)數(shù)器清零elsif q=10 thenif m=3 then y=0;-if語(yǔ)句通過(guò)對(duì)m大小，來(lái)判決y輸出的電平else

47、 y=1; end if; elsif*event and *=1then m=m+1; -計(jì)*信號(hào)的脈沖個(gè)數(shù)end if; end process; end behav; -. z.-. z.3 MASK調(diào)制VHDL程序library ieee; 第29 頁(yè)共35頁(yè)-. z.use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_MASK is port(clk:in std_logic;-系統(tǒng)時(shí)鐘start:in std_logic;-開(kāi)場(chǎng)調(diào)制

48、信號(hào)*:in std_logic;-基帶信號(hào)y:out std_logic_vector(7 downto 0);-8位DAC數(shù)據(jù)end PL_MASK; architecture behav of PL_MASK is signal q:integer range 0 to 7;-計(jì)數(shù)器signal qq:integer range 0 to 3;-計(jì)數(shù)器signal *:std_logic_vector(3 downto 0);-并行數(shù)據(jù)存放器signal yy:std_logic_vector(7 downto 0);-8位DAC數(shù)據(jù)存放器begin process(clk) -此進(jìn)程完

49、成基帶信號(hào)的串并轉(zhuǎn)換，完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)的譯碼begin if clkevent and clk=1 thenif start=0 then q=0; elsif q=0 then q=1;*(3)=*;if *(3)=1 then yy=*&1111;-if語(yǔ)句完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)轉(zhuǎn)換elsif *(2)=1 then yy=*&1011; 第30 頁(yè)共35頁(yè)-. z.elsif *(1)=1 then yy=*&0111; elsif *(0)=1 then yy=*&0011; else yy=*&0000; end if; elsif q=2 then q=3;*(2)=*; elsif q=4 then q=5;*(1)=*; elsif