微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計：第5章 存儲器系統(tǒng)

1、1第5章 存儲器系統(tǒng)6學(xué)時2第5章 存儲器系統(tǒng)5.1 存儲器件的分類（掌握） 按存儲介質(zhì)分類按讀寫策略分類5.2 半導(dǎo)體存儲芯片的基本結(jié)構(gòu)與性能指標(biāo)（掌握） 隨機(jī)存取存儲器只讀存儲器存儲器芯片的性能指標(biāo)5.3 存儲系統(tǒng)的層次結(jié)構(gòu)（掌握） 存儲系統(tǒng)的分層管理虛擬存儲器與地址映射現(xiàn)代計算機(jī)的多層次存儲體系5.4 主存儲器設(shè)計技術(shù)（掌握） 存儲芯片選型存儲芯片的組織形式地址譯碼技術(shù)存儲器接口設(shè)計 5.1 存儲器分類1.內(nèi)存儲器和外存儲器來分類內(nèi)存儲器 半導(dǎo)體存儲器外存儲器 磁存儲器和光存儲器 2.按存儲載體材料分類半導(dǎo)體材料 半導(dǎo)體存儲器：TTL型、MOS型、ECL型、I2L型等磁性材料 磁帶存儲器

2、、軟磁盤存儲器和硬磁盤存儲器等光介質(zhì)材料 CD-ROM、DVD等3存儲器分類3.按存儲器的讀寫功能分類 讀寫存儲器RWM 、只讀存儲器ROM4.按數(shù)據(jù)存儲單元的尋址方式分類隨機(jī)存取存儲器RAM 、順序存取存儲器SAM 、直接存取存儲器DAM 5.按半導(dǎo)體器件原理分類晶體管邏輯存儲器TTL 、發(fā)射極耦合存儲器ECL 、單極性器件存儲器MOS6.按存儲原理分類 隨機(jī)存取存儲器RAM 、僅讀存儲器ROM7.按數(shù)據(jù)傳送方式分類 并行存儲器PM、串行存儲器SM45.1.1 存儲器分類雙極型： MOS型掩膜ROM 一次性可編程PROM紫外線可擦除EPROM 電可擦除E2PROM 快閃存儲器FLASH易失性

3、 存儲器非易失性存儲器靜態(tài)SRAM 動態(tài)DRAM存取速度快，但集成度低，一般用于大型計算機(jī)或高速微機(jī)的Cache；速度較快，集成度較低，一般用于對速度要求高、而容量不大的場合（Cache）集成度較高但存取速度較低，一般用于需較大容量的場合（主存）。半導(dǎo)體存儲器磁介質(zhì)存儲器 磁帶、軟磁盤、硬磁盤（ DA、RAID）光介質(zhì)存儲器 只讀型、一次寫入型、多次寫入型 5按存儲器介質(zhì)5.1.2 按不同的讀寫策略分類數(shù)據(jù)訪問方式并行存儲器 (Parallel Memory)串行存儲器 (Serial Memory)數(shù)據(jù)存取順序 隨機(jī)存?。ㄖ苯哟嫒。┛砂吹刂冯S機(jī)訪問；訪問時間與地址無關(guān)；順序存取 (先進(jìn)先出)

4、FIFO、隊列(queue) 堆棧存儲先進(jìn)后出(FILO)/后進(jìn)先出(LIFO)；向下生成和向上生成； 實(shí)棧頂SS、堆棧指針SP；6堆棧的生成方式7堆棧建立與操作示例堆棧段起始地址棧底及初始棧頂（a）向下生成堆棧的建立及初始化（b） 入棧操作（實(shí)棧頂）（c） 出棧操作（實(shí)棧頂） 地址 存儲單元10200H10202H10204H10206H10208H1020AH1020CH10230H 00 11 SS 10 20 SP初值 00 30棧頂PUSH AX 12 34PUSH BX 1A B110200H10202H10204H10206H10208H1022CH1022EH10230H 00

5、 11 SS 10 20 SP 00 30棧底堆棧段起始地址12 341A B1 00 2E 00 2CPOP AXPOP BX10200H10202H10204H10206H10208H1022CH 1A B11022EH 12 3410230H 00 11 SS 10 20 SP 00 2C(棧底)堆棧段起始地址00 2E 00 30 1A B1 12 348/4285.2 半導(dǎo)體存儲器結(jié)構(gòu)地址譯碼器：接收來自CPU的n位地址，經(jīng)譯碼后產(chǎn)生2n個地址選擇信號，實(shí)現(xiàn)對片內(nèi)存儲單元的選址控制邏輯電路：接收片選信號CS及來自CPU的讀/寫控制信號，形成芯片內(nèi)部控制信號，控制數(shù)據(jù)的讀出和寫入。數(shù)據(jù)

6、緩沖器：寄存來自CPU的寫入數(shù)據(jù)或從存儲體內(nèi)讀出的數(shù)據(jù)。存儲體：存儲體是存儲芯片的主體，由基本存儲元按照一定的排列規(guī)律構(gòu)成9地址譯碼器存儲矩陣數(shù)據(jù)緩沖器012n-101m控制邏輯CSR/Wn位地址m位數(shù)據(jù)讀 寫 控 制 邏 輯R/WCE數(shù)據(jù)緩沖 器（三 態(tài) 雙 向）d0d1dN-1D0D1DN-15.2.1 RAM芯片的組成與結(jié)構(gòu)（一）該RAM芯片外部共有地址線 L 根，數(shù)據(jù)線 N 根；該類芯片內(nèi)部采用單譯碼（字譯碼）方式，基本存儲單元排列成M*N的長方矩陣，且有M=2L的關(guān)系成立；字線0字線M-10,00,N-1M-1,0M-1,N-1地址譯碼器a0a1aM-1A0A1AL-1地址寄存器D0

7、DN-1位線0位線N-1存儲芯片容量標(biāo)為“M*N”（bit）D0DN-1地址線數(shù)據(jù)線控制線10RAM芯片的組成與結(jié)構(gòu)（二）該RAM芯片外部共有地址線 2n 根，數(shù)據(jù)線 1 根；該類芯片內(nèi)部一般采用雙譯碼（復(fù)合譯碼、重合選擇）方式，基本存儲單元排列成N*N 的正方矩陣，且有M =22n =N2 的關(guān)系成立；0,00,N-1N-1,0N-1,N-1D0D0DN-1DN-1Y0YN-1Y 地 址 譯 碼 器Y 地 址 寄 存 器AnAn+1A2n-1X地址譯碼器X0X1XN-1A0A1An-1X地址寄存器DD數(shù)據(jù)緩沖 器（三 態(tài) 雙 向）D0讀寫控制存儲芯片容量標(biāo)為“M*1”（bit）數(shù)據(jù)線控制線地

8、址線11靜態(tài)RAM的六管基本存儲單元集成度低，但速度快，價格高，常用做Cache。T1和T2組成一個雙穩(wěn)態(tài)觸發(fā)器，用于保存數(shù)據(jù)。T3和T4為負(fù)載管。如A點(diǎn)為數(shù)據(jù)D，則B點(diǎn)為數(shù)據(jù)/D。T1T2ABT3T4+5VT5T6行選擇線有效（高電 平）時，A 、B處的數(shù)據(jù)信息通過門控管T5和T6送至C、D點(diǎn)。行選擇線CD列選擇線T7T8I/OI/O列選擇線有效（高電 平）時，C 、D處的數(shù)據(jù)信息通過門控管T7和T8送至芯片的數(shù)據(jù)引腳I/O。1213D0d0d0CSR/W動態(tài)RAM的單管基本存儲單元集成度高，但速度較慢，價格低，一般用作主存。行選擇線T1B存儲電容CA列選擇線T2I/O電容上存有電荷時，表示

9、存儲數(shù)據(jù)A為邏輯1；行選擇線有效時，數(shù)據(jù)通過T1送至B處；列選擇線有效時，數(shù)據(jù)通過T2送至芯片的數(shù)據(jù)引腳I/O；為防止存儲電容C放電導(dǎo)致數(shù)據(jù)丟失，必須定時進(jìn)行刷新；動態(tài)刷新時行選擇線有效，而列選擇線無效。（刷新是逐行進(jìn)行的。）刷新放大器14靜態(tài)RAM芯片的引腳特性從三總線的角度看：1. 地址線數(shù)目A、數(shù)據(jù)線數(shù)目D與芯片容量（MN）直接相關(guān)：2A=MD=N2. 控制信號應(yīng)包括：片選信號和讀/寫信號所以，6264容量： 21388K8可見6264為RAM芯片715/4215 產(chǎn)品出廠時存的全是1，用戶可一次性寫入，即把某些1改為0。但只能一次編程。 存儲單元多采用熔絲低熔點(diǎn)金屬或多晶硅。寫入時設(shè)法

10、在熔絲上通入較大的電流將熔絲燒斷。編程時VCC和字線電壓提高5.2.2 可編程只讀存儲器PROM16紫外線可擦除ROM (UVEPROM) 擦除：用紫外線或X射線擦除。需2030分鐘。 缺點(diǎn)：需要兩個MOS管；編程電壓偏高；P溝道管的開關(guān)速度低。 浮柵上電荷可長期保存,在125環(huán)境溫度下，70%的電荷能保存10年以上。17寫入（寫0）擦除（寫1）讀出 特點(diǎn)：擦除和寫入均利用隧道效應(yīng)。 浮柵與漏區(qū)間的氧化物層極?。?0納米以下），稱為隧道區(qū)。當(dāng)隧道區(qū)電場大于107V/cm時隧道區(qū)雙向?qū)?。電可擦除的ROM(EEPROM)1827系列EPROM芯片管腳排列A0A15為地址線O0O7為數(shù)據(jù)線VPP是

11、編程電壓輸入端，編程時一般接12.5V左右的編程電壓。正常讀出時，VPP接工作電源 是輸出允許,通常連接內(nèi)存讀信號 為片選信號和編程脈沖輸入端的復(fù)用管腳，在讀出操作時是片選信號，在編程時是編程脈沖輸入端。編程時，應(yīng)在該管腳上加一個50ms左右的TTL負(fù)脈沖19UV-EPROM操作真值表VPP 功能HXX等待（未選中）XHX輸出禁止LLX讀出數(shù)據(jù)LHVPP 編程寫入XHVPP 編程驗證HHVPP 編程禁止20快閃存儲器(Flash Memory) （1）寫入利用雪崩注入法。源極接地；漏極接6V；控制柵12V脈沖，寬10 s。 （2）擦除用隧道效應(yīng)?？刂茤沤拥?；源極接12V脈沖，寬為100ms。因

12、為片內(nèi)所有疊柵管的源極都連在一起，所以一個脈沖就可擦除全部單元。 （3）讀出：源極接地，字線為5V邏輯高電平。21FLASH存儲器原理上：FLASH屬于ROM型，但可隨時改寫信息功能上：FLASH相當(dāng)于RAM特點(diǎn)：可按字節(jié)、區(qū)塊（Sector）或頁面（Page）進(jìn)行擦除和編程操作快速頁面寫入：先將頁數(shù)據(jù)寫入頁緩存，再在內(nèi)部邏輯的控制下，將整頁數(shù)據(jù)寫入相應(yīng)頁面由內(nèi)部邏輯控制寫入操作，提供編程結(jié)束狀態(tài)具有在線系統(tǒng)編程能力具有軟件和硬件保護(hù)能力內(nèi)部設(shè)有命令寄存器和狀態(tài)寄存器內(nèi)部可以自行產(chǎn)生編程電壓（VPP），所以只用VCC供電2228F256芯片引腳功能:A0A16：地址輸入線，片內(nèi)有地址鎖存器，在

13、寫入周期時，地址被鎖存DQ0DQ7：數(shù)據(jù)輸入/輸出線 ：片選，低電平有效 ：輸出允許輸入線，低電平有效VCC：工作電源VPP：擦除/編程電源，當(dāng)其為高壓12.0V時，才能向指令寄存器中寫入數(shù)據(jù)。當(dāng)VPP 物理地址MMU地址映射表程序空間、邏輯地址空間實(shí)存空間、硬件地址空間分頁映射30分頁技術(shù)： 頁的大小固定； 虛擬地址到物理地址； 分段技術(shù)： 段的大小可變； 邏輯地址到物理地址；315.3.3現(xiàn)代計算機(jī)的四級存儲結(jié)構(gòu)CPU內(nèi)部高速電子線路(如觸發(fā)器)一級：在CPU內(nèi)部二級：在CPU外部 一般為靜態(tài)隨機(jī)存儲器SRAM。一般為半導(dǎo)體存儲器，也稱為短期存儲器；解決讀寫速度問題；包括磁盤（中期存儲器）

14、、磁帶、光盤（長期存儲）等； 解決存儲容量問題；其中：cache-主存結(jié)構(gòu)解決高速度與低成本的矛盾； 主存-輔存結(jié)構(gòu)利用虛擬存儲器解決大容量與低成本的矛盾；32寄存器 Cache 主存 輔存現(xiàn)代計算機(jī)中的多級存儲器體系結(jié)構(gòu)3334寄存器組特點(diǎn)：讀寫速度快但數(shù)量較少；其數(shù)量、長度以及使用方法會影響指令集的設(shè)計。組成：一組彼此獨(dú)立的Reg，或小規(guī)模半導(dǎo)體存儲器。RISC：設(shè)置較多Reg，并依靠編譯器來使其使用最大化。Cache高速小容量(幾十千到幾兆字節(jié))；借助硬件管理對程序員透明；命中率與失效率；35存儲器分層結(jié)構(gòu)cache的功效設(shè)cache 的存取時間為tc，命中率為h，主存的存取時間為tm，

15、則平均存取時間：ta = tc h +(tc + tm)(1-h)?！纠?.1】 某微機(jī)存儲器系統(tǒng)由一級cache 和主存組成。已知主存的存取時間為80 ns，cache 的存取時間為6 ns，cache的命中率為85%，試求該存儲系統(tǒng)的平均存取時間。ta =6 ns85%+80 ns(1-85%)=5.1+12=17.1 nscache的命中率與cache 的大小、替換算法、程序特性等因素有關(guān)。cache未命中時CPU還需要訪問主存，這時反而延長了存取時間。 36存儲器分層結(jié)構(gòu)主（內(nèi)）存編址方式：字節(jié)編址信息存放方式：大/小端系統(tǒng)、對齊方式輔（外）存信息以文件(file)的形式存放，按塊為單

16、位進(jìn)行存取。虛擬存儲技術(shù)37small endianness38不同寬度數(shù)據(jù)的存儲方式按整數(shù)邊界對齊存儲可以保證訪存指令的速度按任意邊界對齊存儲可以保證存儲空間的利用39Cache技術(shù)和虛擬存儲器技術(shù)相同點(diǎn)： 以存儲器訪問的局部性為基礎(chǔ)； 采用的調(diào)度策略類似； 對用戶都是透明的；不同點(diǎn)：劃分的信息塊的長度不同； Cache技術(shù)由硬件實(shí)現(xiàn)，而虛擬存儲器由OS的存儲管理軟件輔助硬件實(shí)現(xiàn)；40/42Cache塊：864字節(jié)虛擬存儲器塊：512幾十K個字節(jié)405.4 主存儲器設(shè)計技術(shù) 確定類型 根據(jù)不同應(yīng)用場合的特點(diǎn)確定采用何種類型的芯片，如考慮選用SRAM還是DRAM，是否需要E2PROM、FLAS

17、H等等； 確定具體型號及數(shù)量根據(jù)容量、價格、速度、功耗等要求確定芯片的具體型號和數(shù)量415.4.1 存儲芯片選型 思考：若要求擴(kuò)展64KB容量的內(nèi)存，以下幾種選擇哪種最優(yōu)？ 64K*1的芯片數(shù)量N(64K*8)/(64K*1) 1*8片; 8K*8的芯片數(shù)量N (64K*8)/(8K*8) 8*1片； 16K*4的芯片數(shù)量N (64K*8)/(16K*4) 4*2片； 顯然，芯片的種類和數(shù)量應(yīng)越少越好；在芯片數(shù)量相同的情況下應(yīng)考慮總線的負(fù)載能力和系統(tǒng)連接的復(fù)雜性。從總線負(fù)載和系統(tǒng)連接來看，第一種選擇較好。5.4.2 內(nèi)（主）存儲器的基本結(jié)構(gòu)存儲芯片存儲模塊存儲體 進(jìn)行位擴(kuò)展 以實(shí)現(xiàn)按字節(jié)編址的

18、結(jié)構(gòu) 進(jìn)行字?jǐn)U展 以滿足總?cè)萘康囊蟠鎯w、地址譯碼、數(shù)據(jù)緩沖和讀寫控制 位擴(kuò)展：因每個字的位數(shù)不夠而擴(kuò)展數(shù)據(jù)輸出線的數(shù)目； 字?jǐn)U展：因總的字?jǐn)?shù)不夠而擴(kuò)展地址輸入線的數(shù)目，所以也稱為地址擴(kuò)展；并行存儲器、多端口存儲器、相聯(lián)存儲器等42存儲芯片的位擴(kuò)展64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OA0 A15R/WCSD0D7等效為64K*8A0 A15D0 D7R/WCS用64K1bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲器 進(jìn)行位擴(kuò)展時，模塊中所有芯片的地址線和控制線互連形成整個模塊的地址線和控制線，而各芯片的數(shù)據(jù)線并列

19、（位線擴(kuò)展）形成整個模塊的數(shù)據(jù)線（8bit寬度）。 43/4243存儲芯片的字?jǐn)U展用8K8bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲器64K*8A0 A15D0 D7R/WCS等效為A0 A12R/WD0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 8K*8D07CS 3-8譯碼器Y0Y1Y7A13 A14 A15 進(jìn)行字?jǐn)U展時，模塊中所有芯片的地址線、控制線和數(shù)據(jù)線互連形成整個模塊的低位地址線、控制線和數(shù)據(jù)線 ， CPU的高位地址線（擴(kuò)展的字線）被用來譯碼以形成對各個芯片的選擇線 片選線 。 44存儲芯片的字、位同時擴(kuò)展用

20、16K4bit的芯片擴(kuò)展實(shí)現(xiàn)64KB存儲器16K*416K*4A0 A13R/WD0 D3D4 D724譯碼器A15A14CS64K*8A0 A15D0 D7R/WCS等效為16K*416K*416K*416K*416K*416K*4 首先對芯片分組進(jìn)行位擴(kuò)展，以實(shí)現(xiàn)按字節(jié)編址； 其次設(shè)計個芯片組的片選進(jìn)行字?jǐn)U展，以滿足容量要求；45并行存儲器464體交叉存儲器片選及字選譯碼有什么特點(diǎn)？47在下圖所示的低位多體交叉存儲器中，若處理器要訪問的字地址為以下十進(jìn)制數(shù)值，試問該存儲器比單體存儲器的平均訪問速率提高多少 (忽略初啟時的延時) ？(a)1，2，3，4，100 (b)2，4，6，8，200

21、(c)3，6，9，12，300 48 （a）4個存儲體訪問可以交叉進(jìn)行，訪問速率可達(dá)到單體存儲器的4 倍。 （b）2個存儲體訪問可以交叉進(jìn)行，訪問速率可達(dá)到單體存儲器的2倍。雙端口存儲器49相聯(lián)（聯(lián)想）存儲器505.4.3 兩級物理地址譯碼方案讀/寫控制信號、數(shù)據(jù)寬度指示信號、傳送方式指示信號，等51 假設(shè)某系統(tǒng)地址總線寬度為20 bit，現(xiàn)需要將0C0000H 0CFFFFH地址范圍劃分為8個同樣大小的地址空間，提供給總線上的8個模塊，試設(shè)計相應(yīng)的譯碼電路。 模塊A19 A16A15A14A13A12A0地址空間(范圍)1100000111111111111100000000000000C1

22、FFFH0C0000H1100001111111111111100000000000000C3FFFH0C2000H1100010111111111111100000000000000C5FFFH0C4000H1100011111111111111100000000000000C7FFFH0C6000H1100100111111111111100000000000000C9FFFH0C8000H1100101111111111111100000000000000CBFFFH0CA000H1100110111111111111100000000000000CDFFFH0CC000H1100111

23、111111111111100000000000000CFFFFH0CE000H52全譯碼電路的實(shí)現(xiàn)53部分譯碼方式 最高段地址不參與譯碼，將會因此存在地址重疊，且模塊地址不連續(xù)。 54/4254模塊A31 A21A20 A13A12 A0地址空間(范圍)XXXXXXXXXXX1011110011111111111110000000000000XXOdd78000H XXOdd79FFFHXXXXXXXXXXX1011111111111111111110000000000000XXOdd7E000H XXOdd7FFFFHXXXXXXXXXXX1011100111111111111110000

24、000000000XXOdd72000H XXOdd73FFFHXXXXXXXXXXX1011010111111111111110000000000000XXOdd6A000H XXOdd6BFFFHXXXXXXXXXXX1010110111111111111110000000000000XXOdd5A000H XXOdd5BFFFHXXXXXXXXXXX1001110111111111111110000000000000XXOdd3A000H XXOdd3BFFFHXXXXXXXXXXX1111110111111111111110000000000000XXOddFA000H XXOddFBFFFHXXXXXXXXXXX0011110111111111111110000000000000XXEven7A000H XXEven7BFFFH線譯碼方式思考：A20-A13的取值為何是這樣的，可以為其他值？注：Odd:十六進(jìn)制,奇數(shù)，Even:十六進(jìn)制,偶數(shù)74LS1383-8譯碼器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口譯碼電路練習(xí):分析圖中