eda課件數(shù)字通信建模第9章

1、第9章偽隨機(jī)序列與誤碼檢測原理、建模與設(shè)計(jì)內(nèi)容提要本章介紹偽隨機(jī)序列的概念、m序列的產(chǎn)生原理及其性質(zhì)，還介紹了m序列產(chǎn)生器的建模與設(shè)計(jì)方法。本章的第二部分內(nèi)容是就通信中的誤碼檢測技術(shù)介紹了誤碼性能指標(biāo)、誤碼測試信號(hào)、誤碼測試方式以及誤碼檢測原理及誤碼檢測器等。本章的第三部分內(nèi)容是以簡單的逐位比較型誤碼檢測器為例，重點(diǎn)介紹了逐位比較誤碼檢測原理、狀態(tài)搜索與同步保護(hù)等模塊的VHDL建模與程序設(shè)計(jì)。知識(shí)要點(diǎn)1.偽隨機(jī)序列的概念、m序列的產(chǎn)生原理及其性質(zhì)。2.m序列產(chǎn)生器的VHDL建模與設(shè)計(jì)方法；3.誤碼性能指標(biāo)、誤碼測試信號(hào)、誤碼測試方式；4.誤碼檢測原理、誤碼檢測器的種類及工作原理；5.簡單誤碼檢

2、測器的建模與VHDL程序設(shè)計(jì)教學(xué)建議1.掌握偽隨機(jī)序列的概念與應(yīng)用、m序列的產(chǎn)生原理與性質(zhì)。2.分析和理解m序列產(chǎn)生器的建模與設(shè)計(jì)方法。 3.熟悉通信中誤碼性能指標(biāo)，了解誤碼測試信號(hào)和誤碼測試方式；4.掌握誤碼檢測的基本原理以及簡單誤碼檢測器的建模與設(shè)計(jì)方法，強(qiáng)調(diào)位同步與狀態(tài)同步技術(shù)在誤碼檢測以及誤碼檢測器設(shè)計(jì)中的重要性。5.建議學(xué)時(shí)數(shù)為6學(xué)時(shí)。9.1引言偽隨機(jī)噪聲具有類似于隨機(jī)噪聲的一些統(tǒng)計(jì)特性，同時(shí)又便于重復(fù)產(chǎn)生和處理，因而獲得廣泛的應(yīng)用。目前最廣泛應(yīng)用的偽隨機(jī)噪聲都是由數(shù)字電路產(chǎn)生的周期序列得到的。這種周期性序列稱為偽隨機(jī)序列。由于在信道中噪聲的加入，使得在數(shù)字通信中在接收端不可避免地會(huì)

3、出現(xiàn)誤碼，誤碼率是檢驗(yàn)通信設(shè)備傳輸質(zhì)量的重要指標(biāo)，誤碼的檢測在通信中必不可少，由此，產(chǎn)生了各種各樣的誤碼檢測器。誤碼測試的方法可分為兩大類：中斷通信業(yè)務(wù)的誤碼測試和不中斷通信業(yè)務(wù)的誤碼測試。第一種主要用于產(chǎn)品性能鑒定、系統(tǒng)工程交驗(yàn)和通信電路的定期維護(hù)和檢修等；第二種主要用于系統(tǒng)運(yùn)行的質(zhì)量監(jiān)測、可靠性統(tǒng)計(jì)等。在對(duì)通信系統(tǒng)的性能進(jìn)行誤碼檢測的設(shè)備中，碼組發(fā)生器作為代替數(shù)字信息輸入的信號(hào)源是一種不可缺少的裝置。常用的碼組發(fā)生器有兩類：一類是偽隨機(jī)碼發(fā)生器。它產(chǎn)生的序列具有接近純隨機(jī)數(shù)字序列的特性；另一類是規(guī)則碼發(fā)生器。它可通過選擇開關(guān)或按鍵來確定規(guī)則碼的構(gòu)成。規(guī)則碼發(fā)生器的序列周期一般較短，主要用做

4、單元部件和整機(jī)性能的測試序列。本章將在介紹偽隨機(jī)序列產(chǎn)生的基礎(chǔ)上，重點(diǎn)討論誤碼檢測原理、建模與設(shè)計(jì)。9.2偽隨機(jī)序列及其產(chǎn)生原理與VHDL設(shè)計(jì)偽隨機(jī)序列或稱偽隨機(jī)碼，它是模仿隨機(jī)序列的隨機(jī)特性而產(chǎn)生的一種碼字，也稱為偽噪聲序列或偽噪聲碼。在數(shù)字通信中，偽隨機(jī)序列有許多種，限于篇幅， 這里以被廣泛使用的m序列為重點(diǎn)進(jìn)行介紹。在通信工程應(yīng)用中，常采用二進(jìn)制偽隨機(jī)序列，因此在序列中只有“0”和“1”兩種狀態(tài)。二進(jìn)制偽隨機(jī)序列一般是通過移位寄存器加反饋電路共同來產(chǎn)生的。這種反饋移位寄存器可分為線性反饋和非線性的反饋移位寄存器兩種。其中由線性反饋移位寄存器產(chǎn)生的周期最長的二進(jìn)制數(shù)字序列叫做最大長度線性反

5、饋移位寄存器序列，也稱m序列。 對(duì)于偽隨機(jī)序列有如下幾點(diǎn)要求：1. 應(yīng)具有良好的偽隨機(jī)性，即應(yīng)具有和隨機(jī)序列類似的隨機(jī)性。2. 應(yīng)具有良好的自相關(guān)、互相關(guān)和部分相關(guān)特性，即要求自相關(guān)峰值尖銳，而互相關(guān)和部分相關(guān)值接近于零。這是為了接收端的準(zhǔn)確檢測，以減小差錯(cuò)。3. 要求隨機(jī)序列的數(shù)目足夠多，以保證在碼分多址的通信系統(tǒng)中，有足夠多的地址提供給不同的用戶。4.要求設(shè)備簡單，易實(shí)現(xiàn)，成本低。9.2.1 偽隨機(jī)序列發(fā)生器 m序列是最被廣泛采用偽隨機(jī)序列之一，除此之外，還用到其它偽隨機(jī)序列，如Gold序列、M序列等。本章重點(diǎn)介紹m序列。 1. 最大長度線性反饋移位寄存器序列（m序列）的產(chǎn)生 m序列產(chǎn)生的

6、一般結(jié)構(gòu)模型如圖9-1所示。其中1，2，3，n是移位寄存器的編號(hào)， 是各移位寄存器的狀態(tài)， 對(duì)應(yīng)各移存器的反饋系數(shù)， 表示該級(jí)移存器參與反饋， 表示該級(jí)移存器不參與反饋。其中 和 不能等于0，這是因?yàn)?意味著移位寄存器無反饋，而 則意味著反饋移存器蛻化為級(jí)或更少級(jí)的反饋移存器。 圖9-1 反饋移位寄存器的結(jié)構(gòu)模型 反饋函數(shù)為 （模2加） （9-1） 上述的反饋函數(shù)是一個(gè)線性遞歸函數(shù)。當(dāng)級(jí)數(shù)（n）和反饋系數(shù)一旦確定，則反饋移位寄存器的輸出序列就確定了。反饋移存器的級(jí)數(shù)n不同，則m序列的反饋系數(shù)也不同，表9-1（來源于參考文獻(xiàn)9）列出了部分的m序列發(fā)生器的反饋系數(shù)，供讀者使用時(shí)參考。表中給出的是八

7、進(jìn)制數(shù)值，經(jīng)轉(zhuǎn)換成二進(jìn)制數(shù)值后，可求出相應(yīng)的反饋系數(shù)。m序列的一個(gè)重要的性質(zhì)是：任一m序列的循環(huán)移位仍是一個(gè)m序列，序列長度為： （9-2）2.m序列的性質(zhì)（1）均衡性 m序列在在一個(gè)周期內(nèi)“1”和“0”的個(gè)數(shù)基本相等。具體來說，m序列的一個(gè)周期中的“0”的個(gè)數(shù)比“1”的個(gè)數(shù)少一個(gè)。（2）游程分布 我們把偽隨機(jī)序列中取值（“0”或“1”）相同的一段碼位稱為一個(gè)游程。在一個(gè)游程中包含的位數(shù)稱為游程長度。把取值為“0”的游程稱為“0”游程，取值為“1”的游程稱為“1”游程。在m序列中的一個(gè)周期內(nèi)，游程的總個(gè)數(shù)等于 ,而且“0”游程的數(shù)目與“1”游程的數(shù)目相等，即各占一半。一般來說，在m序列中，長度

8、為1的游程占游程總數(shù)的一半；長度為2的游程占游程總數(shù)的1/4；依次類推，長度為k的游程數(shù)目占游程總數(shù)的 ，其中， 而且“0”游程，長為“1”。例9-1對(duì)于一個(gè) ， 的m序列10001111010110010其中n表示移位寄存器的個(gè)數(shù)，m表示偽隨機(jī)序列的周期。該偽隨機(jī)序列的總游程數(shù)為個(gè)。其中，長為4的游程一個(gè)，即“1111”；長為3的游程一個(gè)，即“000”；長為2的游程2個(gè)，即“11”和“00”；長為1的游程4個(gè)，即2個(gè)“1”游程和2個(gè)“0”游程。（3）移位相加特性 （9-3）一個(gè)m序列Mp與其經(jīng)任意次遲延移位產(chǎn)生的另一不同序列Mr，模2相加，得到的仍是Mp的某次遲延移位序列Ms，即（4）相關(guān)函

9、數(shù) 設(shè) 為一個(gè)m序列， 為m序列的第i位的取值，（令“0”和“1”分別對(duì)應(yīng)“+1”和“-1”），由自相關(guān)函數(shù)的定義有 （9-4）式中T為m序列的周期。 令當(dāng) 時(shí)的 記為 ，其中 為碼元寬度， 。這樣，式（9-4）可表示為 （9-5）式中，n為m序列的長度， 的下標(biāo)按模n運(yùn)算，即 。把 進(jìn)行歸一化，可得其歸一化相關(guān)函數(shù)為： （9-7）根據(jù)m序列的延時(shí)相加特性可知， 仍然是一個(gè)m序列，因此上式分子就是“0”的個(gè)數(shù)與“1”的個(gè)數(shù)之差；又由m序列的均衡性可知，m序列的一個(gè)周期中的“0”的個(gè)數(shù)比“1”的個(gè)數(shù)少一個(gè)，實(shí)際上，上式的分子等于-1。因此，式（9-6）可寫為： （9-7）在 的范圍內(nèi)，自相關(guān)函數(shù)

10、為： ， （9-8）于是 （9-9）將自相關(guān)函數(shù)畫成曲線如圖9-2所示。 圖9-2 m序列的自相關(guān)函數(shù)上面討論的m序列由于具有很好的偽噪聲性質(zhì)，并且產(chǎn)生方法比較簡單，所以受到廣泛的應(yīng)用。不過，它也有一個(gè)很大缺點(diǎn)，就是其周期限制于(2n一1),nl、2、3、。當(dāng)n較大時(shí)，相鄰周期相距較遠(yuǎn)，有時(shí)不能從m序列得到所需周期的偽隨機(jī)序列。另外一些偽隨機(jī)序列的周期所必須滿足的條件與m序列的不同，因此可以得到一些其他周期的序列；即使周期與m序列相同，其結(jié)構(gòu)也不一定相同。這些不同周期和結(jié)構(gòu)的序列可以互相補(bǔ)充，提供我們選用。9.2.2m序列發(fā)生器的建模與設(shè)計(jì)舉例從表9-1中選m序列的級(jí)數(shù)為 ，序列長度為 ，若選

11、反饋系數(shù)的八進(jìn)制數(shù)值為235，轉(zhuǎn)換成二進(jìn)制數(shù)值為：10011101，即：反饋移位寄存器的結(jié)構(gòu)模型如圖9-3所示。圖9-3 n=7的反饋移位寄存器的結(jié)構(gòu)模型VHDL建模思想： 根據(jù)圖9-3的結(jié)構(gòu)模型，設(shè)置敏感信號(hào)（時(shí)鐘信號(hào)CLK和操作控制信號(hào)LOAD），在時(shí)鐘的上升沿控制下，當(dāng)LOAD=“1”時(shí)，給移位寄存器預(yù)置初始信號(hào)“100000”；當(dāng)LOAD=“0”時(shí)，將按圖9-3的模型規(guī)律進(jìn)行操作,具體賦值順序參看下列程序。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PS7 IS 實(shí)體名為 “PS7”PORT(CLK:IN STD_LOGIC; LO

12、AD:IN STD_LOGIC; Q :OUT STD_LOGIC); 定義實(shí)體接口END PS7;ARCHITECTURE BEHAV OF PS7 ISSIGNAL C0,C1,C2,C3,C4,C5,C6,C7:STD_LOGIC;BEGINPROCESS(CLK,LOAD) 設(shè)置敏感量BEGINIF CLKEVENT AND CLK=1 THENIF (LOAD=1) THENC7=0;C6=0;C5=0;C4=0;C3=0;C2=0;C1=0;C0=1;Q =C7;ELSEC1=C0;C2=C1; C3=C2; C4=C3;C5=C4;C6=C5;C7=C6;C0=C7 XOR C4

13、 XOR C3 XOR C2; 設(shè)置反饋方式Q=C7;END IF;END IF;END PROCESS;END BEHAV;n=7的偽隨機(jī)序列產(chǎn)生器的時(shí)序仿真波形如圖9-4所示。 圖9-4 n=7的偽隨機(jī)序列產(chǎn)生器的時(shí)序仿真波形圖中的“LOAD”在“1”電平期間對(duì)偽隨機(jī)序列發(fā)生器置初始信號(hào)，在“0”電平期間偽隨機(jī)序列發(fā)生器進(jìn)行移位操作；“CLK”表示移位寄存器的位同步信號(hào)；“Q”表示串行偽隨機(jī)序列信號(hào)輸出。9.3通信中的誤碼檢測9.3.1概述 無論是設(shè)備故障、傳播衰落、碼間干擾、鄰近波道干擾等因素都可能造成系統(tǒng)性能惡化甚至造成通信中斷，其結(jié)果都可通過誤碼的形式表現(xiàn)出來。對(duì)數(shù)字通信接收系統(tǒng)，判

14、決電路是不可缺少的，造成判決錯(cuò)誤的基本原因可歸納為以下幾點(diǎn)：1.判決電平的偏移造成誤判；2.抽樣時(shí)刻偏移造成誤判；3.疊加噪聲造成誤判。 在數(shù)字微波中繼通信設(shè)備中通常設(shè)置誤碼監(jiān)測電路。另外，為了對(duì)生產(chǎn)設(shè)備進(jìn)行調(diào)試、驗(yàn)收或維護(hù)，通常也要使用誤碼檢測裝置來進(jìn)行誤碼檢測。9.3.2誤碼性能指標(biāo)1.誤碼劣化分 是指在一分鐘的統(tǒng)計(jì)時(shí)間內(nèi)，誤碼率超過1x10-6的分鐘數(shù)以及相應(yīng)的時(shí)間百分比。它是一個(gè)低誤碼率指標(biāo)。2.嚴(yán)重誤碼秒 指在一秒的統(tǒng)計(jì)時(shí)間內(nèi)，誤碼率超過1x10-3的秒數(shù)，以及相應(yīng)的時(shí)間百分?jǐn)?shù)。它是高誤碼率指標(biāo)。3.誤碼秒 指在一秒內(nèi)出現(xiàn)一個(gè)或多個(gè)誤碼的秒數(shù)以及相應(yīng)的時(shí)間百分?jǐn)?shù)。4.平均誤碼率 指在

15、一個(gè)較長的時(shí)間內(nèi)進(jìn)行統(tǒng)計(jì)所得到的平均誤碼率。 9.3.3誤碼性能測試1.誤碼測試信號(hào)誤碼測試的方法可分為兩大類：中斷通信業(yè)務(wù)的誤碼測試和不中斷通信業(yè)務(wù)的誤碼測試。第一種主要用于產(chǎn)品性能鑒定、系統(tǒng)工程交驗(yàn)和通信電路的定期維護(hù)和檢修等；第二種主要用于系統(tǒng)運(yùn)行的質(zhì)量監(jiān)測、可靠性統(tǒng)計(jì)等。在對(duì)通信系統(tǒng)的性能進(jìn)行誤碼檢測的設(shè)備中，碼組發(fā)生器作為代替數(shù)字信息輸入的信號(hào)源是一種不可缺少的裝置。常用的碼組發(fā)生器有兩類：一類是偽隨機(jī)碼發(fā)生器。它產(chǎn)生的序列具有接近純隨機(jī)數(shù)字序列的特性；另一類是規(guī)則碼發(fā)生器。它可通過選擇開關(guān)或按鍵來確定規(guī)則碼的構(gòu)成。規(guī)則碼發(fā)生器的序列周期一般較短，主要用做單元部件和整機(jī)性能的測試序列

16、。2.誤碼檢測器 誤碼檢測器，又稱誤碼儀。構(gòu)成誤碼檢測器的方案有多種形式?？傮w來說誤碼檢測器的工作過程可概括為以下幾個(gè)過程和步驟：（1）以某種方式產(chǎn)生和發(fā)送碼組相同的碼型。以相同相位的本地碼組作為比較標(biāo)準(zhǔn)；（2）將本地碼組與接收碼組逐個(gè)進(jìn)行比較，并輸出誤碼脈沖信號(hào)；（3）對(duì)誤碼脈沖信號(hào)進(jìn)行統(tǒng)計(jì)，并給出相應(yīng)的誤碼率。根據(jù)本地碼組發(fā)生器的構(gòu)成方式不同，將誤碼檢測器分為以下幾種類型：（1）收發(fā)自檢式誤碼檢測器 它的特點(diǎn)是，本地碼組直接由發(fā)送碼組給出，不需要另外設(shè)置本地碼組發(fā)生器。在誤碼檢測器中，同時(shí)將發(fā)送碼組和接收碼組進(jìn)行比較。這種檢測方式要求發(fā)送碼組和接收碼組在同一地點(diǎn)，因此只能用于室內(nèi)測試。 這

17、種設(shè)備的碼組產(chǎn)生器和誤碼檢測器可做在同一套裝置上，電路較為簡單。測試時(shí)，將發(fā)送碼組分為兩路：一路送給被側(cè)通信系統(tǒng)；另一路送給誤碼檢測器。由于接收碼組和發(fā)送碼組到達(dá)誤碼檢測器的時(shí)間不同，存在延時(shí)誤差，因此需要對(duì)發(fā)送碼組進(jìn)行延時(shí)調(diào)整，以便使兩路碼組信號(hào)的相位一致。（2）幀同步式的誤碼檢測器這種誤碼檢測器的基本原理是在測試序列中插入幀同步碼組，在接收端進(jìn)行幀同步識(shí)別，并依靠幀同步信號(hào)控制本地碼發(fā)生器，產(chǎn)生與測試序列相位一致，且起止位置一致的本地碼組。（3）隨動(dòng)同步式誤碼檢測器這種誤碼檢測器不需要幀同步系統(tǒng)，當(dāng)然也就不需要在發(fā)端插入幀同步碼組。它的基本原理是將接收到的m序列首先逐位存入一定級(jí)數(shù)的收碼移

18、位寄存器中，此時(shí)相當(dāng)于寄存器中記錄了m序列的部分子序列，將子序列寫入本地碼發(fā)生器的各級(jí)，就能使本地碼和接收碼保持同步。為了在建立同步后，保持同步的穩(wěn)定性，設(shè)置一個(gè)寫入控制門。讓受碼寄存器的自序列在寫入本地碼發(fā)生器前必須先經(jīng)過寫入控制門。只有在子序列無誤和本地碼失步的情況下，控制門才打開。（4）逐位檢測式誤碼檢測器 逐位誤碼檢測器的基本工作原理是：本地的m序列發(fā)生器產(chǎn)生的m序列和所接收的m序列進(jìn)行逐位比較，若兩個(gè)m序列同步，則比較器輸出傳輸誤碼；若兩m序列不同步，則比較器輸出的是由于失步造成的誤碼。由于失步造成的誤碼較大（根據(jù)m序列的特性，其誤碼率應(yīng)為0.5），因此可根據(jù)誤碼率門限來區(qū)分檢測系統(tǒng)

19、是否失步，若失步，則讓本地m序列發(fā)生器等待一個(gè)位時(shí)鐘周期，依次逐位比較，并逐位控制本地m序列發(fā)生器的等待時(shí)間，直至兩序列完全同步為止。 3.兩種誤碼測試方式根據(jù)測試環(huán)境條件和目的，把誤碼測試分為兩種測試方式。一種是基于生產(chǎn)和產(chǎn)品檢驗(yàn)的誤碼測試，通常是室內(nèi)測試；另一種是基于監(jiān)測和維護(hù)的現(xiàn)場測試。針對(duì)數(shù)字微波中繼設(shè)備的終端部分，如中頻調(diào)制與解調(diào)單元、收發(fā)數(shù)字邏輯單元、中頻或基帶的自適應(yīng)均衡單元以及糾錯(cuò)單元等的室內(nèi)誤碼測試采用中頻自環(huán)測試方法。其測試方法是將誤碼測試設(shè)備中的碼組發(fā)生器產(chǎn)生的碼組信號(hào)（偽隨機(jī)序列或規(guī)則序列）和時(shí)鐘信號(hào)送入中頻調(diào)制器，在接收端，從中頻解調(diào)器輸出定時(shí)信號(hào)和信碼，并送給誤碼檢

20、測器進(jìn)行誤碼檢測。針對(duì)整個(gè)微波中繼設(shè)備的誤碼性能的測試，則將碼組發(fā)生器產(chǎn)生的碼組信號(hào)和時(shí)鐘信號(hào)送入發(fā)射機(jī)，在接收端，從接收機(jī)終端輸出定時(shí)信號(hào)和信碼，并送給誤碼檢測器進(jìn)行誤碼測試。 現(xiàn)場誤碼測試有兩種方法：單向測試法和環(huán)路測試法。這兩種測試方法的連接框圖如圖9-5所示。圖9-5 現(xiàn)場誤碼測試的兩種方法9.4 簡單誤碼檢測器的建模與設(shè)計(jì)舉例9.4.1 誤碼檢測器系統(tǒng)的構(gòu)成本節(jié)將介紹一種簡單的逐位比較型誤碼檢測器的建模與設(shè)計(jì)方法。逐位比較型誤碼檢測器的基本原理是用通過發(fā)端和收端兩列類型相同的序列經(jīng)過同步處理之后逐個(gè)碼元進(jìn)行比較，若出現(xiàn)誤碼，那么兩列碼序列中本來相同的碼元就會(huì)變得不同，利用這種差異性，

21、在位同步時(shí)鐘的控制下通過異或門逐個(gè)碼元進(jìn)行比較，將比較的結(jié)果通過計(jì)數(shù)器送到顯示電路進(jìn)行顯示。其原理框圖如圖9-6所示。位隨機(jī)序列是在時(shí)鐘的控制下進(jìn)行移位的，若本地偽碼序列和接收的偽碼序列不同步，則無法實(shí)現(xiàn)兩序列的正確比較，因此，首先要從接收序列中提取位同步信號(hào)。關(guān)于位同步信號(hào)的提取方法，已在第6章做詳細(xì)介紹，本章重點(diǎn)介紹誤碼檢測方法，因此，我們把誤碼檢測器中的位同步信號(hào)看成是已經(jīng)與接收序列同步的時(shí)鐘信號(hào)。圖中的?？蹠r(shí)鐘電路的功能是當(dāng)序列對(duì)應(yīng)位狀態(tài)不一致，即狀態(tài)不同步時(shí)，同步和保護(hù)電路輸出一個(gè)控制信號(hào)，通過?？蹠r(shí)鐘電路扣除一個(gè)時(shí)鐘脈沖。這樣經(jīng)過?？蹠r(shí)鐘電路的時(shí)鐘信號(hào)來觸發(fā)本地偽碼發(fā)生器，相當(dāng)于本

22、地位碼序列延遲一個(gè)時(shí)鐘周期，也就是說，本地位碼序列等待一個(gè)時(shí)鐘周期。若連續(xù)發(fā)現(xiàn)本地序列和接收序列狀態(tài)不同，則通過同步與保護(hù)電路、?？蹠r(shí)鐘電路，使本地位碼序列繼續(xù)處于等待狀態(tài)，直至本地序列和接收序列的狀態(tài)同步為止。同步與保護(hù)電路的功能一方面是起同步控制作用，另一方面是在系統(tǒng)狀態(tài)同步后，一旦出現(xiàn)誤碼或短時(shí)的不同步，也不馬上進(jìn)行同步捕獲，而是設(shè)置了一定的失鎖保護(hù)時(shí)間，以保證系統(tǒng)同步的穩(wěn)定性。圖9-6 簡單逐位比較型誤碼檢測器模型誤碼的特點(diǎn)是它們在序列中出現(xiàn)的位置和時(shí)間以及長度情況都是不確定的，因此必須針對(duì)性地設(shè)計(jì)其特別的同步系統(tǒng)。綜合分析誤碼儀的特點(diǎn)，設(shè)計(jì)主要分為以下幾個(gè)重要的模塊：（1）針對(duì)誤碼儀

23、工作特點(diǎn)的位同步部分。基于CPLD/FPGA的數(shù)字設(shè)計(jì)，我們常采用數(shù)字鎖相環(huán)法來提取位同步信號(hào)，并設(shè)法保證位同步信號(hào)提取可靠性。關(guān)于數(shù)字鎖相法位同步提取的原理和具體的VHDL建模與設(shè)計(jì)已在第6章單獨(dú)做詳細(xì)。（2）本地序列和接收序列的狀態(tài)同步：狀態(tài)同步的檢測是為了判別誤碼，并進(jìn)行計(jì)數(shù)輸出。這是本章的建模與VHDL設(shè)計(jì)的核心內(nèi)容。（3）計(jì)數(shù)器輸出：可以有兩種方式：一種是用硬件數(shù)碼管或液晶顯示；另外一種是通過提供一個(gè)并口，讓計(jì)算機(jī)從這里讀取誤碼信號(hào)識(shí)別，經(jīng)過可視化編程軟件的處理，在計(jì)算機(jī)上顯示。9.4.2 位同步信號(hào)提取基于CPLD/FPGA的位同步信號(hào)提取，常采用數(shù)字鎖相法。本節(jié)簡單介紹采用超前、

24、滯后型數(shù)字鎖相環(huán)提取位同步信號(hào)的原理框圖。根據(jù)數(shù)字鎖相理論，超前、滯后型數(shù)字鎖相環(huán)把接收端輸入的數(shù)字碼元以及本地時(shí)鐘信號(hào)送入鑒相器得到的超前和滯后脈沖，分別送到添加門和扣除門里，對(duì)分頻器進(jìn)行調(diào)整得到與發(fā)端時(shí)鐘相位相差很小的提取時(shí)鐘。這里的關(guān)鍵在于鑒相器的設(shè)計(jì)。在VHDL程序設(shè)計(jì)中，可設(shè)計(jì)上下邊緣觸發(fā)子程序，所以通過這個(gè)程序可以設(shè)計(jì)數(shù)字微分器，從而獲得相位信息,然后與分頻器分出來的時(shí)鐘進(jìn)行相位的比較，出現(xiàn)超前脈沖就通過滯后門進(jìn)行扣除，從而實(shí)現(xiàn)對(duì)位同步時(shí)鐘的提取。圖9-7是數(shù)字鎖相環(huán)提取時(shí)鐘的基本原理方框圖。根據(jù)同步誤差理論，位同步的誤差由本地晶振和分頻時(shí)鐘的分頻系數(shù)決定，晶振的振蕩頻率越高，分頻

25、系數(shù)越大，則時(shí)鐘抖動(dòng)度則會(huì)越小，其誤差計(jì)算式為 ，n為分頻器的分頻系數(shù)，一般要取120分頻才能達(dá)到抖動(dòng)度在3度的精度要求。圖9-7 數(shù)字鎖相環(huán)法提取位同步信號(hào)的基本框圖模型9.4.3 簡單誤碼檢測器的建模誤碼儀的同步除了位同步以外，還有一個(gè)狀態(tài)同步的問題。現(xiàn)在來分析一下狀態(tài)同步。由于發(fā)送端和接收端沒有嚴(yán)格的時(shí)間約定，接收端的m序列和發(fā)送端的m序列盡管類型相同，但若兩序列的狀態(tài)不同步的話，則無法進(jìn)行檢測。狀態(tài)同步的基本思想利用m序列的有多個(gè)許多個(gè)不同狀態(tài)，即子序列或部分序列，利用子序列作為同步幀，逐幀比較、確認(rèn)同步之后發(fā)出同步信號(hào)，送到由位時(shí)鐘控制的判決電路進(jìn)行比較判決。基本的狀態(tài)同步控制是采用

26、時(shí)鐘停等扣除，即發(fā)現(xiàn)狀態(tài)不同的時(shí)候就讓本地的m序列驅(qū)動(dòng)時(shí)鐘停住。這樣的話,發(fā)送的m序列的就會(huì)向前挪動(dòng)一個(gè)時(shí)鐘周期，然后又比較。由于發(fā)送的m序列會(huì)帶有不確定的誤碼，那么還得要經(jīng)過同步確認(rèn)處理之后才可以認(rèn)為是真正地同步了。具體的模型框圖如圖9-8所示。圖9-8 簡單誤碼檢測器模型模型框圖說明：接收序列分為兩路。一路送給位時(shí)鐘提取電路以提取位同步信號(hào)；另一路移位寄存器進(jìn)行移位和串并變換，其串行輸出送至D觸發(fā)器經(jīng)本地時(shí)鐘觸發(fā)整形，其并行輸出送至并行輸入與狀態(tài)控制電路。本地時(shí)鐘經(jīng)時(shí)鐘?？劭刂齐娐泛笏徒o本地偽隨機(jī)序列產(chǎn)生電路，其并行輸出送入并行輸入與狀態(tài)控制電路，其串行輸出送入D觸發(fā)器，以保持與接收序列的

27、位置一致性。兩D觸發(fā)器的輸出送給逐位狀態(tài)比較器進(jìn)行異或比較，若接收序列與本地序列不一致，則輸出“1”脈沖，經(jīng)誤碼計(jì)數(shù)器，可通過顯示器來顯示誤碼個(gè)數(shù)。圖中的并行輸入與狀態(tài)控制、狀態(tài)并行比較、連“1”狀態(tài)計(jì)數(shù)器和時(shí)鐘停扣控制電路共同構(gòu)成狀態(tài)同步搜索和同步保護(hù)電路。在同步搜索期間，并行輸入與狀態(tài)控制將接收并行序列和本地并行序列信號(hào)并行地輸出給狀態(tài)比較器，若對(duì)應(yīng)的比較位都相同，則輸出“1”，否則輸出“0”。當(dāng)并行狀態(tài)比較器的輸出為“1”時(shí)，時(shí)鐘?？劭刂齐娐凡贿M(jìn)行時(shí)鐘?？郏寱r(shí)鐘信號(hào)原樣送給本地序列產(chǎn)生器；當(dāng)并行狀態(tài)比較器的輸出為“0”時(shí)，時(shí)鐘?？劭刂齐娐愤M(jìn)行時(shí)鐘?？郏藭r(shí)，本地序列產(chǎn)生器等待時(shí)鐘出發(fā)，

28、其輸出狀態(tài)保持不變。連“1”計(jì)數(shù)器與輸出控制電路的功能有兩個(gè)：一是對(duì)狀態(tài)比較器輸出的連“1”狀態(tài)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器的計(jì)數(shù)量達(dá)到設(shè)置值時(shí)，計(jì)數(shù)器輸出為“1”，并控制“并行輸入與狀態(tài)控制”電路，使之的各并行輸出位置“0”，這樣，狀態(tài)比較器的各輸入位皆為“0”，則其輸出為“1”，表示狀態(tài)已同步；若狀態(tài)不同步，則連“1”計(jì)數(shù)器的輸出始終為“0”。連“1”計(jì)數(shù)器的另一功能是當(dāng)其輸出為“1”時(shí)，才使誤碼計(jì)數(shù)器進(jìn)行計(jì)數(shù)。若在整個(gè)系統(tǒng)已同步后，出現(xiàn)了狀態(tài)失步，則通過圖中的誤碼統(tǒng)計(jì)與門限檢測電路的輸出狀態(tài)控制連“1”計(jì)數(shù)器。若兩m序列不同步，則比較器給出的是由于失步造成的誤碼，根據(jù)m序列的特點(diǎn)，其誤碼率為0.5

29、。誤碼門限檢測電路通過誤碼門限用來識(shí)別是否兩序列失步，若狀態(tài)失步，誤碼檢測器輸出低電平，使連“1”計(jì)數(shù)器清零，系統(tǒng)進(jìn)入重新捕獲狀態(tài)。9.5 簡單誤碼檢測器中主要單元模塊的程序設(shè)計(jì)在下面的各模塊的VHDL程序設(shè)計(jì)中，沒有涉及時(shí)鐘提取模塊和誤碼計(jì)數(shù)器模塊。我們只需把本系統(tǒng)所用的時(shí)鐘信號(hào)看成一個(gè)相位同步的外時(shí)鐘源。誤碼計(jì)數(shù)器模塊的設(shè)計(jì)方法有多種形式，若不考慮轉(zhuǎn)換成誤碼率，則只需一個(gè)常規(guī)的計(jì)數(shù)器即可。9.5.1移位與串并變換模塊1.建模在本章的誤碼檢測器的設(shè)計(jì)中，為了設(shè)計(jì)簡單，我們采用四位移位寄存器來對(duì)接收序列進(jìn)行移位和串并變換，其VHDL建模符號(hào)如圖9-9所示。其具體工作過程是：在時(shí)鐘“CLK”的上

30、升沿觸發(fā)下，從“inp”端輸入接收m序列，按順序inpA3A2A1A0進(jìn)行移位，同時(shí)把A3、A2、A1、A0的輸出分別輸出給B3、B2、B1、B0端，從而完成串并變換的功能。Q端的信號(hào)取自A0的輸出端，作為移位4位后的串行m序列信號(hào)。圖9-9中：clk輸入時(shí)鐘信號(hào)；inp接收序列信號(hào)輸入；Q串行序列輸出；B0B3四位并行序列輸出。圖9-9 四位移位與串并變換器的VHDL建模符號(hào)2.程序設(shè)計(jì)-文件名：MOV4LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Mov4 IS PORT(CLK:IN STD_LOGIC; inp:in std_logic

31、; Q:OUT STD_LOGIC; B0:OUT STD_LOGIC; B1:OUT STD_LOGIC; B2:OUT STD_LOGIC; B3:OUT STD_LOGIC);END Mov4;ARCHITECTURE BEHAV OF Mov4 IS SIGNAL A0,A1,A2,A3:STD_LOGIC; BEGIN PROCESS(CLK) BEGINIF (CLKEVENT AND CLK=1) THEN A3=INP; B3=A3; A2=A3; B2=A2; A1=A2; B1=A1; A0=A1; B0=A0; Q=A0; END IF; END PROCESS; END

32、 BEHAV; 3.時(shí)序仿真依據(jù)上述的VHDL設(shè)計(jì)程序得到的時(shí)序仿真波形如圖9-10所示。圖中的信號(hào)輸入輸出端子的定義與圖9-9中的對(duì)應(yīng)。圖9-10 位移位與串并變換器的 時(shí)序仿真波形9.5.2 逐位比較檢測模塊1. 建模建模思想：從圖9-8中可知，接收和本地序列分別經(jīng)過D觸發(fā)器整形后，然后送入逐位比較模塊。 逐位比較檢測模塊的VHDL建模符號(hào)如圖9-11所示。在時(shí)鐘“CLK0”的的上升沿到來時(shí)，若比較控制信號(hào)“EN”=“1”時(shí)，則將A路序列和B路序列逐位進(jìn)行異或比較，從Z端輸出其比較結(jié)果。圖中：EN比較控制信號(hào)，高電平時(shí)進(jìn)行逐位異或比較；A輸入序列1；B輸入序列2；CLK0時(shí)鐘信號(hào)；Z比較輸

33、出。圖9-11 移位比較器的VHDL建模符號(hào)2. 程序設(shè)計(jì)-逐位比較器的文件名：TXORLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TXOR IS PORT(EN,A,B:IN STD_LOGIC; CLK0:IN BIT; Z:OUT STD_LOGIC);END TXOR;ARCHITECTURE BH OF TXOR ISBEGIN PROCESS(CLK0,EN) BEGIN IF CLK0EVENT AND CLK0=1 THEN IF EN=1 THEN -EN的高電平時(shí)開始比較 Z=A XOR B; -異或運(yùn)算END IF; E

34、ND IF;END PROCESS;END BH;3. 時(shí)序仿真根據(jù)以上VHDL源程序所得到的逐位比較器的時(shí)序仿真波形如圖9-12所示。從圖可看出當(dāng)兩序列的狀態(tài)不同時(shí)，比較器的輸出為“1”。圖9-12 逐位比較器的時(shí)序仿真波形9.5.3 狀態(tài)并行比較模塊1.建模圖9-8中的狀態(tài)并行比較模塊的VHDL建模符號(hào)如圖9-13所示。該模塊的工作原理是把來自并行輸入與狀態(tài)控制模塊的兩組并行輸出信號(hào)進(jìn)行高低位對(duì)應(yīng)的電平比較。若對(duì)應(yīng)狀態(tài)相同則輸出為“1”，否則為“0”。圖中：A0A3A組并行碼；B0B3組并行碼；時(shí)鐘信號(hào)；比較輸出。圖9-13 并行狀態(tài)比較器的VHDL建模符號(hào)2.程序設(shè)計(jì)-文件名：TCMP4

35、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TCMP4 IS PORT (EN:IN STD_LOGIC; A0:IN STD_LOGIC; A1:IN STD_LOGIC;A2:IN STD_LOGIC;A3:IN STD_LOGIC;B0:IN STD_LOGIC;B1:IN STD_LOGIC;B2:IN STD_LOGIC;B3:IN STD_LOGIC; CLK0:IN STD_LOGIC; Z:OUT STD_LOGIC);END TCMP4;ARCHITECTURE BH OF TCMP4 ISBEGIN PROCESS (CL

36、K0) BEGIN IF CLK0EVENT AND CLK0=1 THEN IF EN=0 THEN Z=Z; END IF; IF EN=1 THEN IF (A0=B0 AND A1=B1 AND A2=B2 AND A3=B3) THEN Z=1; ELSE Z=0; END IF; END IF; END IF; END PROCESS;END BH;3. 時(shí)序仿真根據(jù)以上設(shè)計(jì)程序得到的并行狀態(tài)比較器的時(shí)序仿真波形如圖9-14所示。圖中的各路信號(hào)對(duì)應(yīng)的輸入輸出端子定義和圖9-13中的一致。圖9-14 并行狀態(tài)比較器的時(shí)序仿真波形9.5.4 本地m序列產(chǎn)生模塊1. 建模本地m序列產(chǎn)生模

37、塊的VHDL建模符號(hào)如圖9-15所示。其基本工作原理是在“LOAD”為“1”時(shí)，向移位寄存器置初值；當(dāng)“LOAD”為“0”時(shí)，m序列產(chǎn)生器按預(yù)定的反饋規(guī)律（參閱設(shè)計(jì)程序）進(jìn)行移位，從而產(chǎn)生具有一定規(guī)律的偽隨機(jī)m序列信號(hào)。圖中的“Q”表示m序列串行輸出端；B0B3為四路并行輸出。圖9-15 m序列產(chǎn)生器的VHDL建模符號(hào)2.程序設(shè)計(jì)-文件名：M4LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY M4 IS PORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; Q :OUT STD_LOGIC; B0:OUT STD_LO

38、GIC; B1:OUT STD_LOGIC; B2:OUT STD_LOGIC; B3:OUT STD_LOGIC);END M4;ARCHITECTURE BEHAV OF M4 IS SIGNAL A0,A1,A2,A3:STD_LOGIC; BEGIN PROCESS(CLK,LOAD) BEGIN IF CLKEVENT AND CLK=1 THEN IF (LOAD=1) THEN -置初值 A0=0; A1=0; A2=0; A3=1; Q =A0;ELSE A2=A3; -移位 B3=A3; B2=A2; A1=A2; B1=A1; A0=A1; B0=A0; A3=A3 XOR

39、 A0; -反饋連接 Q=A0; END IF; end if; END PROCESS; END BEHAV; 3. 時(shí)序仿真按照上述VHDL源程序得到的m序列產(chǎn)生器的時(shí)序仿真波形如圖9-16所示。圖9-16 m序列產(chǎn)生器的時(shí)序仿真波形9.5.5 并行輸入與狀態(tài)控制模塊1. 建模根據(jù)圖9-8的框圖功能，在同步搜索期間，并行輸入與狀態(tài)控制將接收并行序列和本地并行序列信號(hào)并行地輸出給狀態(tài)比較器，若對(duì)應(yīng)的比較位都相同，則狀態(tài)比較器輸出“1”，否則輸出“0”。完成這一功能的并行輸入與狀態(tài)控制器的建模符號(hào)如圖9-17所示。其建模思想是： 當(dāng)EN=“0”時(shí)，該模塊照原樣將兩組并行輸入信號(hào)送到輸出端，即A

40、0A00、A1A11、A2A22、A3A33、B0B00、B1B11、B2B22、B3B33；當(dāng)EN=“1”時(shí)，將所有輸出信號(hào)置“0”。這時(shí)，圖9-8中的狀態(tài)比較器的所有輸入信號(hào)都電位相同并輸出高電平，以表示系統(tǒng)已同步，進(jìn)入同步保護(hù)狀態(tài)。 圖9-17 并行輸入與狀態(tài)控制器的VHDL建模符號(hào)2.程序設(shè)計(jì)文件名：en8library ieee;use ieee.std_logic_1164.all;entity en8 isport( EN:IN std_logic; A0,A1,A2,A3:in std_logic; B0,B1,B2,B3:IN STD_LOGIC; A00,A11,A22,A

41、33: out std_logic; B00,B11,B22,B33:OUT STD_LOGIC);END en8;ARCHITECTURE BH OF EN8 ISBEGIN PROCESS begin IF (EN=0) THEN A00=A0; A11=A1; A22=A2; A33=A3; B00=B0; B11=B1; B22=B2;B33=B3; END IF;IF(en=1) THEN A00=0; A11=0; A22=0; A33=0; B00=0; B11=0; B22=0; B33=0; END IF;END PROCESS;END BH; 3.時(shí)序仿真 并行輸入與狀態(tài)控

42、制模塊的時(shí)序仿真波形如圖9-18所示。圖中顯示了EN=“1”和EN=“0”兩種控制電平下的輸出狀態(tài)，即當(dāng)EN=“0”時(shí)，送輸入信號(hào)給輸出端；當(dāng)EN=“1”時(shí)，輸出端置“0”。圖9-18 并行輸入與狀態(tài)控制模塊的時(shí)序仿真波形9.5.6 誤碼統(tǒng)計(jì)與門限檢測模塊1.建模圖9-8中的誤碼統(tǒng)計(jì)與門限檢測模塊的VHDL建模符號(hào)如圖9-19所示。該模塊的建模原理是：“en”表示誤碼脈沖信號(hào)，clk為時(shí)鐘信號(hào)。在時(shí)鐘的節(jié)拍下，對(duì)誤碼脈沖進(jìn)行計(jì)數(shù)，同時(shí)對(duì)時(shí)鐘脈沖也進(jìn)行計(jì)數(shù)，然后，比較誤碼個(gè)數(shù)與時(shí)鐘個(gè)數(shù)，若誤碼個(gè)數(shù)占時(shí)鐘個(gè)數(shù)的百分之三十以上，則可初步認(rèn)為誤碼率很高，說明系統(tǒng)的兩序列的狀態(tài)不同步，此時(shí)，門限檢測器將

43、輸出為outp=“0”，需要進(jìn)行同步搜索。若誤碼個(gè)數(shù)占的比例較低，則outp=“1”，說明此時(shí)檢測到的是真正的序列誤碼，并說明系統(tǒng)已狀態(tài)同步，不再進(jìn)行同步搜索。圖9-19 誤碼統(tǒng)計(jì)與門限檢測模塊的VHDL建模符號(hào)2.程序設(shè)計(jì)-文件名：wumajishulibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wumajishu is port (en,clk:in std_logic; outp:out std_logic);end wumajishu;architecture bh of wumajishu issignal sum:std_logic_vector(6 downto 0);signal sumx:std_logic_vector(6 downto 0);signal w:std_logic;begin process(clk)begin if c