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1、第2章數(shù)字電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門和布爾代數(shù)知識基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場可編程器件及其應(yīng)用2晶體二極管及其單方向?qū)щ娞匦?通常情況下,可把一些物體劃分成導(dǎo)體(雙向?qū)щ姡┖?絕緣體(不導(dǎo)電)兩大類。在這兩類物體的兩端有電壓存在時(shí),會出現(xiàn)有電流流過或無電流流過物體的兩種不同情形。人們也可以制作出另外一類物體,使其同時(shí)具備導(dǎo)體和絕緣體兩種特性,其特性取決于在物體兩端所施加電壓的方向,當(dāng)在一個(gè)方向上有正的電壓(例如 0.7V)存在時(shí),可以允許電流流過(如圖所示),此時(shí)該物體表現(xiàn)出導(dǎo)體的特性; 而在相反的方向上施加一定大小的電壓時(shí),該物體
2、中不會產(chǎn)生電流,表現(xiàn)出絕緣體的特性,即該物體只能在單個(gè)方向上導(dǎo)電,這樣的物體被稱為半導(dǎo)體。制作出的器件被稱為二極管。 電流 i+-3晶體三極管和反相器電路 在半導(dǎo)體的基體上,經(jīng)過人工加工,可以生產(chǎn)出三極管,它類似于 2 個(gè)背向相連接的二極管,有 3 個(gè)接線端,分別被稱為集電極、基極和發(fā)射極,其特性是:基極發(fā)射極集電極+Vcc (+5V)接地輸入電平 = 0.7 V, 三級管導(dǎo)通, 使輸出電平為 0 V ;輸入電平 = 0 V , 三級管截止 , 使輸出電平 4 V ;這已經(jīng)構(gòu)成了反相器線路,完成邏輯取反功能。輸出輸入電阻電源+Vcc 4本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門和布爾代數(shù)知識基礎(chǔ)組
3、合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場可編程器件及其應(yīng)用5與非門 和 或非門+Vcc (+5V)接地輸出輸入1電源輸入2輸入2輸入1+Vcc (+5V)輸出電源與非門: 2 路輸入都高,輸出才為低; 或非門:任何一路輸入為高,輸出都為低(原1個(gè)三極管變成串接的2個(gè)三極管) (原1個(gè)三極管變成并行的2個(gè)三極管) 接地當(dāng)然,也可以制作并使用不帶反相功能的 與門 和 或門 電路。6邏輯運(yùn)算與數(shù)字邏輯電路 數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)。最基本的邏輯電路:與門,或門,非門;用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。 最基本的邏輯運(yùn)算有:與運(yùn)算,或運(yùn)算,非運(yùn)算,正好可以選用與門、或門
4、、非門來加以實(shí)現(xiàn)。 邏輯關(guān)系是可以采用數(shù)學(xué)公式來表示和運(yùn)算的,此數(shù)學(xué)工具就是布爾代數(shù),又稱邏輯代數(shù)。 例如,A = B * C + E * /F; A為輸出(運(yùn)算結(jié)果), B 、C、E、F為輸入, * 、+、 / 分別代表與、或、非運(yùn)算符;運(yùn)算符的優(yōu)先級:非運(yùn)算最高,與運(yùn)算次之,或運(yùn)算最低。 這一邏輯運(yùn)算功能,顯然可以用 與門、或門、非門來實(shí)現(xiàn)。7邏輯功能的表示和等效電路邏輯功能可以選用布爾代數(shù)式表示, 卡諾圖表示, 真值表表示,或者用線路邏輯圖表示。下圖是非門、與門、或門等的圖形符號: 非門 與門 與非門 或門 或非門AXBA B X 0 0 0 0 1 0 1 0 0 1 1 1A B X
5、 0 0 1 0 1 1 1 0 1 1 1 0X=AB X= AB X=A+B X=A+B 真值表XXXAAABBBAX8真值表和邏輯表達(dá)式的對應(yīng)關(guān)系與門與非門ABA B X 0 0 0 0 1 0 1 0 0 1 1 1A B X 0 0 1 0 1 1 1 0 1 1 1 0X = A B X = A B ABX用與邏輯寫出真值表中每一橫行中輸出為 1 的邏輯表達(dá)式;用或邏輯匯總真值表中全部輸出為 1 的邏輯。不必理睬那些輸出為 0的各行的內(nèi)容,它們已經(jīng)隱含在通過 1、2 兩步寫出的表達(dá)式中。X= A * B + A * B + A * BX真值表9基本定理和常用公式,邏輯化簡A+0=A
6、 A0=0 A+A=1 AA=0A+1=1 A1=A A+A=A AA=AA+B=B+A AB=BA A=A(A+B)+C=A+(B+C) (AB) C=A(BC)A(B+C)=AB+AC A+ BC=(A+B) (A+C)A+AB=A A(A+B)= AA+AB=A+B A(A+B)=ABA B = A + B A + B = A B例如:AB+AB+AB = A(B+B) +AB=A+AB = A + B = AB10計(jì)算機(jī)中常用的邏輯器件 計(jì)算機(jī)中常用的邏輯器件,包括組合邏輯和時(shí)序邏輯電路兩大類別;也可以劃分為專用功能和通用功能電路兩大類別。 組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號的
7、狀態(tài),與過去的輸入信號的狀態(tài)無關(guān),例如加法器,譯碼器,編碼器,數(shù)據(jù)選擇器等電路; 時(shí)序邏輯電路的輸出狀態(tài)不僅和當(dāng)前的輸入信號的狀態(tài)有關(guān),還與以前的輸入信號的狀態(tài)有關(guān),即時(shí)序邏輯電路有記憶功能,最基本的記憶電路是觸發(fā)器,包括電平觸發(fā)器和邊沿觸發(fā)器,由基本觸發(fā)器可以構(gòu)成寄存器,計(jì)數(shù)器等部件; 從器件的集成度和功能區(qū)分,可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供專用功能的器件,和高集成度的、現(xiàn)場可編程的通用功能電路,例如通用陣列邏輯GAL,復(fù)雜的可編程邏輯器件 CPLD,包括門陣列器件FPGA,都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路的功能,使用更方便和靈活。11計(jì)算機(jī)中常用的邏輯電路專用功能
8、電路加法器和算術(shù)邏輯單元譯碼器和編碼器數(shù)據(jù)選擇器觸發(fā)器和寄存器、計(jì)數(shù)器陣列邏輯電路存儲器芯片 RAM 和 ROM通用陣列邏輯 GAL復(fù)雜的可編程邏輯器件 CPLD: MACH器件現(xiàn)場可編程門陣列 FPGA 器件12本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門和布爾代數(shù)知識基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場可編程器件及其應(yīng)用13三態(tài)門電路 三態(tài)門電路是一種最重要的總線接口電路,它保留了圖騰輸出結(jié)構(gòu)電路信號傳輸速度快、驅(qū)動能力強(qiáng)的特性,又有集電極開路電路的輸出可以“線與”的優(yōu)點(diǎn),是構(gòu)建計(jì)算機(jī)總線的理想電路。 “三態(tài)”是指電路可以輸出正常的 “0” 或 “1”邏輯電平,也可以處于高阻態(tài),取決
9、于輸入和控制信號。為高阻態(tài)時(shí), “0” 和 “1”的輸出極都截止,相當(dāng)于與所連接的線路斷開,便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。A B C/G1 /G2 G3總線例如,當(dāng)控制信號 /G1為低電平, /G2 和 /G3為高電平時(shí),三態(tài)門的輸入 A 被送到總線上,另外兩個(gè)三態(tài)門的輸出處于高阻態(tài)。 14加法器和算術(shù)邏輯單元 加法器是計(jì)算機(jī)中最常用的組合邏輯器件,主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算,減法運(yùn)算也是使用加法器電路完成的。 一位的加法器可以完成對本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來的一個(gè)進(jìn)位信號的相加運(yùn)算,產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號。 由多個(gè)一位的加法器,可以構(gòu)成同時(shí)完成對多位數(shù)據(jù)相加運(yùn)
10、算的并行加法器,此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號。 若各數(shù)據(jù)位之間的進(jìn)位信號是逐位傳送,被稱為串行進(jìn)位,當(dāng)加法器的位數(shù)較多時(shí),會使加法運(yùn)算的速度大大降低;從加速加法進(jìn)位信號的傳送速度考慮,也可以實(shí)現(xiàn)多位的并行進(jìn)位,各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號。 乘除法運(yùn)算,也可以通過多次的循環(huán)迭代利用加法器完成。15 計(jì)算機(jī)不僅要完成對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能,還要完成對邏輯數(shù)據(jù)的邏輯運(yùn)算功能,例如與運(yùn)算,或運(yùn)算等等。 在計(jì)算機(jī)中,通常會把對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對邏輯數(shù)據(jù)的邏輯運(yùn)算功能,合并到一起用同一套電路實(shí)現(xiàn),這種電路就是算術(shù)邏輯單元,英文縮寫是 ALU,用與、或、非門等
11、電路實(shí)現(xiàn),其設(shè)計(jì)過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說明,這些內(nèi)容是 “數(shù)字邏輯和數(shù)字集成電路” 的重點(diǎn)知識。 多位的 ALU 不僅要產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果,還要給出結(jié)果的特征情況,例如算術(shù)運(yùn)算是否產(chǎn)生了向更高位的進(jìn)位,結(jié)果是否為零,結(jié)果的符號為正還是為負(fù),是否溢出等;對邏輯運(yùn)算通常只能檢查結(jié)果是否為零,不存在進(jìn)位和溢出等問題。 要 ALU 運(yùn)算,就涉及選擇參加運(yùn)算的數(shù)據(jù)來源,要完成的運(yùn)算功能,結(jié)果的處置方案,特征位的保存等多方面的問題。 加法器和算術(shù)邏輯單元16譯碼器和編碼器 譯碼器電路,實(shí)現(xiàn)對 n 個(gè)輸入變量,給出2n 個(gè)輸出信號的功能,每個(gè)輸出信號對應(yīng) n 個(gè)輸入變量的一個(gè)最小項(xiàng)。是
12、否需要譯碼,通??梢杂靡换驇讉€(gè)控制信號加以控制。譯碼器多用于處理從多個(gè)互斥信號中選擇其一的場合。 編碼器電路,通常實(shí)現(xiàn)把 2n 個(gè)輸入變量編碼成 n 個(gè)輸出信號的功能,可以處理 2n 個(gè)輸入變量之間的優(yōu)先級關(guān)系,例如在有多個(gè)中斷請求源信號到來時(shí),可以借助編碼器電路給出優(yōu)先級最高的中斷請求源所對應(yīng)的優(yōu)先級編碼。17數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路開關(guān),它是以“與-或”門、 “與-或-非”門實(shí)現(xiàn)的電路,在選擇信號的控制下,實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。 在計(jì)算機(jī)中,按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一。例如,從多個(gè)寄存器中,選擇指定的一個(gè)寄存器中的內(nèi)容送到
13、 ALU 的一個(gè)輸入端,選擇多個(gè)數(shù)據(jù)中的一個(gè)寫入指定的寄存器,選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)行顯示等等。18本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門和布爾代數(shù)知識基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場可編程器件及其應(yīng)用19 觸發(fā)器是典型的時(shí)序邏輯電路,有記憶功能,最簡單的可以由兩個(gè)交叉耦合的 “或非”門組成的 R-S 觸發(fā)器,2 個(gè)輸出分別為 Q和 /Q,兩路輸入分別為 R 和 S。 當(dāng)R為低電平,S為高電平時(shí),會使/Q變?yōu)楦唠娖?,此時(shí) Q 定變成低電平,在 R恢復(fù)為高電平后, Q和 /Q將保持不變,即記憶了本次變化。當(dāng)S為低電平,R為高電平時(shí),會使Q變?yōu)楦唠娖?,此時(shí) / Q 定變成
14、低電平,在 S 恢復(fù)為高電平后, Q和 /Q 也將保持不變,這是 R-S 觸發(fā)器。Q/QRS與或非門與或非門/QQD反相器E 當(dāng)把兩個(gè)輸入 S 和 R 變?yōu)橐粋€(gè) D 的互補(bǔ)輸入后,可以通過控制信號 E 完成該觸發(fā)器的寫入操作,在 E =1時(shí),Q 將隨D而變化。20D 型觸發(fā)器 前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式,輸入 R 和 S 不能同時(shí)為低電平,而且 R 、S 和 D 在觸發(fā)器寫入期間應(yīng)保持不變,否則產(chǎn)生操作錯(cuò)誤。 另外一種由 3 個(gè)基本觸發(fā)器構(gòu)成的是 D 型觸發(fā)器,它屬于邊沿觸發(fā)方式。輸入信號 D 在觸發(fā)脈沖 CP 的正跳變沿期間被寫入觸發(fā)器,其它時(shí)間 D 的變化不會影響觸發(fā)器的狀態(tài)。與非
15、1與非2與非4與非6與非3與非5/RD/SDQCP/QD D 型觸發(fā)器又被稱為延時(shí)觸發(fā)器,常用于構(gòu)建寄存器,移位寄存器,計(jì)數(shù)器等部件。 輸入信號 /SD 和 /RD用于觸發(fā)器的清 0 和置 1操作。21寄存器、計(jì)數(shù)器 寄存器是計(jì)算機(jī)中的重要部件,用于暫存指令和數(shù)據(jù)等,通常多選用 多個(gè)并行操作的 D 觸發(fā)器或鎖存器組成。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù),例如 4位、8位等;從使用的角度,還可以通過另外幾個(gè)控制信號,控制寄存器是否可以接受輸入,輸出的是正常邏輯電平還是高阻態(tài),是否具有清 0 寄存器內(nèi)容的功能。 移位寄存器還多出了左右移位操作的功能。 計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使
16、用的一種電路,按時(shí)鐘作用方式,可以分為同步和異步兩大類,其中同步計(jì)數(shù)器線路略復(fù)雜但性能更好,用于脈沖分頻和需要計(jì)數(shù)的場合,例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。22本章主要內(nèi)容數(shù)字邏輯電路基礎(chǔ)基本邏輯門和布爾代數(shù)知識基礎(chǔ)組合邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用現(xiàn)場可編程器件及其應(yīng)用23陣列邏輯電路 陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件,它占用芯片面積小,成品率高,用戶可編程,使用靈活。 陣列邏輯電路包括存儲器(RAM,ROM),可編程邏輯陣列(PLA),可編程陣列邏輯(PAL),通用陣列邏輯(GAL),可編程門陣列(PGA),可編程宏單元陣列(PMA)等多種類型。除了RAM和ROM之外,其
17、它幾種電路統(tǒng)稱可編程邏輯器件(programmable logic devices,PLD),教學(xué)計(jì)算機(jī)中用得最多的是GAL20V8和高集成度的多PAL (AMD公司的 MACH-4 產(chǎn)品) 芯片,將在后續(xù)部分進(jìn)一步介紹,它們可以實(shí)現(xiàn)組合邏輯電路或者時(shí)序邏輯電路的功能,都由“與”和“或”兩級陣列組成。24存儲器芯片RAM和ROM RAM 和 ROM 是典型的陣列邏輯電路,都由“與”和“或”兩級陣列組成,其中的與陣列組成地址譯碼器,它給出全部地址輸入的最小項(xiàng),用戶不可編程,用于選擇被讀寫的存儲器單元,或陣列組成存儲體,保存寫入存儲器中的內(nèi)容。 RAM 和 ROM 的區(qū)別:前者對或陣列中的內(nèi)容可以
18、讀寫,后者或陣列中的內(nèi)容主要用于讀出,對寫操作可能不支持,或者需經(jīng)過特殊的辦法才能執(zhí)行。 有關(guān)存儲器芯片的知識,將在介紹存儲器的章節(jié)中重點(diǎn)講解,無需在這里的線路部分多加說明,而后面的 GAL20V8 、MACH-4 和 FPGA器件的有關(guān)知識不屬于本課程的重點(diǎn)內(nèi)容,需在這里多說幾句。25通用陣列邏輯GAL 通用陣列邏輯 (generic array logic,GAL) 器件,是一種可用電擦出、現(xiàn)場可重復(fù)編程、使用靈活的簡單 PLD。 它的內(nèi)部結(jié)構(gòu)包括:輸入門,輸出三態(tài)門,與門陣列,輸出邏輯宏單元(內(nèi)含或陣列),從輸出反饋到輸入的控制門等。GAL20V8 器件最多支持 20 個(gè)輸入引腳、8 個(gè)
19、輸出引腳,支持組合邏輯和時(shí)序邏輯兩種運(yùn)行方式,輸出有三態(tài)、極性可控,支持內(nèi)部信息加密保護(hù)。 在教學(xué)計(jì)算機(jī)中,用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能,用于實(shí)現(xiàn)內(nèi)容經(jīng)常需要變化的時(shí)序邏輯的功能,或者在不同需求環(huán)境下,需要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線路部分,特別適用于實(shí)現(xiàn)由“與-或”兩級邏輯完成的線路功能。在實(shí)驗(yàn)指導(dǎo)書中對該器件使用方法有更多說明。 在適應(yīng)變換設(shè)計(jì)、減少器件類型和數(shù)量等方面效果明顯。26復(fù)雜的可編程邏輯器件CPLD:MACH器件 MACH (macro array CMOS high-density) 是一種復(fù)雜的、電可擦出的、現(xiàn)場可編程邏輯器件 CPLD。 它的內(nèi)部結(jié)構(gòu)由多個(gè) PAL 塊和一個(gè)中央開關(guān)矩陣互連而成。每個(gè) PAL 塊內(nèi)又含多個(gè)宏單元(輸出宏單元和隱埋宏單元),中央開關(guān)矩陣為 多個(gè)PA
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