基于VHDL的同步信號產(chǎn)生探討

1、基于VHDL的同步信號產(chǎn)生探討本文介紹了通過VHDL語言，利用Max-plus軟件設(shè)計(jì)一個圖象同步信號處理電路，產(chǎn)生視頻圖形信號中的復(fù)合同步信號波形，并且從復(fù)合同步信號中分揀出行同步、場同步、行消隱、場消隱和奇偶場標(biāo)志信號。關(guān)鍵詞：VHDL 視頻圖像復(fù)合同步信號 Max-plus 作為一個仿真軟件現(xiàn)在已經(jīng)基本不用了，淘汰了?，F(xiàn)在的主流是使用Quartus。VHDL語言是一種硬件描述語言，而且這種語言極為復(fù)雜和正式，很多人會選擇使用verilog hdl語言，它相對于VHDL較為接近C語言的風(fēng)格，所以很容易被接受。但是，只有能學(xué)會VHDL,verilog hdl就很容易上手。內(nèi)容一本實(shí)驗(yàn)要求產(chǎn)生

2、的視頻圖象復(fù)合同步信號由奇偶2場（1幀）重復(fù)組成，每場312.5行，由均衡脈沖、槽脈沖、行同步信號組成。設(shè)計(jì)的中心思想是以計(jì)數(shù)器分別設(shè)計(jì)出均衡脈沖信號J、開槽脈沖信號K、行同步信號H，然后再合成所需要的復(fù)合同步信號。實(shí)驗(yàn)中，輸入為頻率為10M的的時鐘脈沖CLK，根據(jù)設(shè)計(jì)需要，定義J、K、H、ss為輸入輸出信號，并在構(gòu)造體中設(shè)定計(jì)數(shù)器中的中間變量c1、c2、cnt，s為輸出信號。均衡脈沖信號的周期為32s，脈寬為2.4s。所以定義c2為320的計(jì)數(shù)器。以clk為時鐘信號，只要c2小于320，每來一個clk的上升沿時c2=c2+1，當(dāng)c2=320時置c2=1。然后以c2（半行）作為計(jì)數(shù)周期，在1c

3、224時置J為0,否則置J為1。此時均衡信號設(shè)計(jì)完成。 以同樣的方法設(shè)計(jì)出行同步信號和開槽脈沖信號。然后需要將這三組信號復(fù)合成需要的信號。具體的做法是以半行為計(jì)數(shù)周期，設(shè)計(jì)一個1250的計(jì)數(shù)器cnt。再以cnt為計(jì)數(shù)周期，由于奇數(shù)場的兩個均衡和槽脈沖共占7.5行，為了保證波形的正確性，奇數(shù)場的前均衡脈沖從cnt=2開始。 到這時，復(fù)合同步信號的設(shè)計(jì)已基本完成。然而波形中存在毛刺。因此在定義H、J、K信號時需要對準(zhǔn)clk時鐘。當(dāng)clk上升沿到來時，信號才發(fā)生變化。最后當(dāng)clk上升沿來臨時，將輸入輸出信號ss賦予s信號，s信號就是最終的復(fù)合同步信號。具體程序如下：library ieee;use

4、ieee.std_logic_1164.all;entity ss is port(clk:in std_logic; h,j,k,ss: inout std_logic; s: out std_logic);end ss;architecture a of ss issignal c1:integer range 1 to 640;signal c2:integer range 1 to 320;signal cnt: integer range 1 to 1250;beginprocess(clk)beginif clkevent and clk=1 thenif c1=640 then

5、c1=1;else c1=1 and c1=48 thenh=0;elseh=1;end if; end if;end process; process(clk)beginif clkevent and clk=1thenif c2=320 then c2=1;elsec2=1 and c2=24 thenj=0;elsej=1 and c2=272 thenk=0;elsek=1;end if; end if;end process; process(j)begin if jevent and j=0 thenif cnt=1250 thencnt=1;elsecnt=2 and cnt=6 thenss=7 and cnt=11 thenss=12 and cnt=16 thenss=17 and cnt=626 thenss=627 and cnt=631 then ss=632 and cnt=636 then ss=637 and cnt=641 then ss=j; else ss=h; end if;end process; process(clk) beginif clkevent and clk=1 then s=ss; end if; end process; end a;在本程序中需要注意：在VHDL語言中，大小寫都可以的，但是在行業(yè)內(nèi)，一些VHDL