第12章 可編程邏輯器件應(yīng)用ppt課件

1、第12章 可編程邏輯器件運(yùn)用.可編程邏輯系統(tǒng)系統(tǒng)設(shè)計(jì)如何入門FPGA是基于硬件可編程的器件，設(shè)計(jì)方法與CPU和DSP有本質(zhì)的區(qū)別；設(shè)計(jì)者需求掌握硬件描畫言語(yǔ)，還要具備硬件的概念和調(diào)試的閱歷，才干設(shè)計(jì)出高質(zhì)量的FPGA系統(tǒng)FPGA系統(tǒng)涉及到：FPGA的構(gòu)造原理、電路硬件設(shè)計(jì)與調(diào)試、硬件描畫言語(yǔ)HDL、開(kāi)發(fā)工具EDA軟件、仿真驗(yàn)證技術(shù)以及FPGA與其他處置器的互聯(lián)接口技術(shù)等。FPGA最好的入門方法-實(shí)際。初期階段：看書+軟件仿真；實(shí)際階段：結(jié)合FPGA開(kāi)發(fā)板，將本人的設(shè)計(jì)在FPGA硬件系統(tǒng)上運(yùn)轉(zhuǎn)。FPGA最小系統(tǒng)：含電源、下載接口，引出全部IO，用戶自行設(shè)計(jì)外部電路。.可編程邏輯系統(tǒng)設(shè)計(jì)技術(shù)背景目

2、前數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域公認(rèn)的根底性技術(shù)CPU、DSP、FPGAFPGA技術(shù)開(kāi)展迅速，正在逐漸交融CPU和DSP的功能；FPGA曾經(jīng)廣泛運(yùn)用在如無(wú)線基站、千兆網(wǎng)絡(luò)路由器、智能手機(jī)、便攜式產(chǎn)品等領(lǐng)域。在我們的全國(guó)競(jìng)賽中，F(xiàn)PGA的作用主要定位在時(shí)序信號(hào)產(chǎn)生、前端信號(hào)采集、高速控制、數(shù)據(jù)并行處置等方面，作為輔助控制器與MSP430或DSP協(xié)同運(yùn)轉(zhuǎn)，不做單獨(dú)的處置器來(lái)運(yùn)用。.FPGA與ASICASIC：指固定的或定制的邏輯器件公用集成電路-如MP3公用解碼芯片優(yōu)點(diǎn)：經(jīng)過(guò)固化的邏輯功能和大規(guī)模的工業(yè)化消費(fèi)，芯片本錢大幅度降低，可靠性高；缺陷：設(shè)計(jì)周期長(zhǎng)，投資大，風(fēng)險(xiǎn)高，設(shè)計(jì)投產(chǎn)后不可更改。FPGA的誕生處理

3、了ASIC存在的這些缺乏，滿足了快速產(chǎn)品開(kāi)發(fā)的需求。第一片F(xiàn)PGA：Xilinx公司1984年推出，20多年的開(kāi)展，F(xiàn)PGA的可用門從當(dāng)初的1000余個(gè)可用門，開(kāi)展到如今的1000萬(wàn)個(gè)以上的可用門。容量提升了1萬(wàn)倍。FPGA處理了電子系統(tǒng)小型化、低功耗、高可靠性的問(wèn)題，開(kāi)發(fā)周期短、投入少，芯片價(jià)錢不斷下降。.FPGA技術(shù)開(kāi)展趨向1、基于FPGA的嵌入式系統(tǒng)SoPC技術(shù)正在成熟；2、FPGA芯片向高性能、高密度、低壓和低功耗方向開(kāi)展；3、基于IP庫(kù)的設(shè)計(jì)方法；FPGA的設(shè)計(jì)者只需求尋覓適宜工程需求的IP庫(kù)資源，然后將這些IP整合起來(lái)，完成頂層模塊設(shè)計(jì)。整個(gè)工程的仿真和驗(yàn)證任務(wù)主要就是驗(yàn)證IP庫(kù)的

4、接口邏輯設(shè)計(jì)正確性。4、FPGA的動(dòng)態(tài)可重構(gòu)技術(shù)。指對(duì)于特定構(gòu)造的FPGA芯片，在一定的控制邏輯的驅(qū)動(dòng)下，對(duì)芯片的全部或部分邏輯資源實(shí)現(xiàn)高速的功能變換，從而實(shí)現(xiàn)硬件的時(shí)分復(fù)用，節(jié)省邏輯資源。.1、PLD器件概述(3/3)-主流CPLD與FPGACPLD：基于乘積項(xiàng)構(gòu)造，根本構(gòu)造為“與-或陣列；FPGA：基于查找表構(gòu)造，由簡(jiǎn)單的查找表構(gòu)成可編程門，再構(gòu)成陣列方式 FPGA數(shù)據(jù)掉電后喪失，CPLD掉電堅(jiān)持CPLDFPGA內(nèi)部結(jié)構(gòu)Product-termLook-up Table程序存儲(chǔ)內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低（幾十-數(shù)萬(wàn)門級(jí)）高（百萬(wàn)

5、門級(jí)）使用場(chǎng)合完成邏輯控制完成比較復(fù)雜的算法速度慢快其他資源EEPROMEAB，鎖相環(huán)保密性可加密一般不能加密.2、CPLD的構(gòu)造與可編程原理1/2CPLD即復(fù)雜可編程邏輯器件，是早期GAL器件的改良。Altera的MAX7000系列具有典型性，以此為例，進(jìn)展簡(jiǎn)介MAX7000系列包含32-256個(gè)宏單元，每16個(gè)宏單元組成一個(gè)邏輯陣列塊LAB 每個(gè)宏單元含有一個(gè)可編程的“與陣列和固定的“或陣列，以及一個(gè)可配置存放器。每個(gè)宏單元共享擴(kuò)展乘積項(xiàng)和高速并聯(lián)擴(kuò)展乘積項(xiàng)，它們可向每個(gè)宏單元提供多達(dá)32個(gè)乘積項(xiàng)，以構(gòu)成復(fù)雜的邏輯函數(shù)。.3、FPGA的構(gòu)造與任務(wù)原理-簡(jiǎn)介1/3多數(shù)FPGA采用基于SRAM

6、的查找表邏輯構(gòu)成構(gòu)造，即利用SRAM靜態(tài)隨機(jī)存儲(chǔ)器來(lái)構(gòu)成邏輯函數(shù)發(fā)生器；一個(gè)N輸入查找表LUT可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能；Altera的Cyclone系列器件本錢低、性價(jià)比高，構(gòu)造和任務(wù)原理具有典型性；Cyclone器件主要由邏輯陣列塊LAB、嵌入式存儲(chǔ)器塊、IO單元和PLL等模塊構(gòu)成；每個(gè)LAB有多個(gè)LELogic Element，邏輯單元構(gòu)成；LE是Cyclone FPGA 器件的最根本可編程單元；LE主要由一個(gè)4輸入的查找表LUT、進(jìn)位鏈邏輯和一個(gè)可編程的存放器構(gòu)成。.3、FPGA的構(gòu)造與任務(wù)原理-構(gòu)造2/3.3、FPGA的構(gòu)造與任務(wù)原理-構(gòu)造3/3其它詳細(xì)構(gòu)造及任務(wù)原理請(qǐng)讀者自

7、行閱讀教材P26-P32.芯片與外接電路的接口部分可編程邏輯的主體，可以根據(jù)設(shè)計(jì)靈敏地改動(dòng)其內(nèi)部銜接與配置，完成不同的邏輯功能用作數(shù)據(jù)存儲(chǔ)，可配置為單端口RAM，雙口RAM,FIFO等連通FPGA內(nèi)部一切單元，連線長(zhǎng)度和工藝決議信號(hào)驅(qū)動(dòng)才干和傳輸速度通用程度較高的嵌入式功能模塊，如PLL、DSP、CPU等.PLL的作用：完成時(shí)鐘的高精度、低抖動(dòng)的倍頻、分頻、占空比調(diào)整、移相等功能(可達(dá)ps精度)；內(nèi)嵌公用硬核：與“底層嵌入單元有區(qū)分，指的是通用性相對(duì)較弱，不是一切FPGA都包含硬核。如Altera的Stratix GX系列 內(nèi)部專門集成了3.1875 Gbit/s的串并收發(fā)單元；.4、硬件測(cè)試

8、技術(shù)內(nèi)部邏輯測(cè)試動(dòng)態(tài)測(cè)試、分析內(nèi)部存放器的形狀器件廠商在在PLD中嵌入某種邏輯功能模塊；與EDA工具配合提供一種嵌入式邏輯分析儀，經(jīng)過(guò)測(cè)試發(fā)現(xiàn)內(nèi)部邏輯問(wèn)題；如Altera的SignalTapII。JTAG邊境掃描測(cè)試BST.5、FPGA/CPLD廠商ALtera：高性能、高集成度、高性價(jià)比，開(kāi)發(fā)工具軟件豐富，且提供免費(fèi)運(yùn)用版本；Xilinx：追求高集成度、高速度、低價(jià)錢、低功耗設(shè)計(jì)；Lattice:CPLD的開(kāi)辟者，首創(chuàng)PLD及ISP技術(shù)；Actel：加密性好，產(chǎn)品廣泛運(yùn)用于航空航天、軍事領(lǐng)域。.6、編程與配置(1/3)CPLD/FPGA都具有在系統(tǒng)編程ISP才干ISP功能的特點(diǎn)：運(yùn)用CPLD

9、/FPGA進(jìn)展邏輯設(shè)計(jì)時(shí)可以把芯片焊接在印制電路板上，在設(shè)計(jì)時(shí)一次又一次隨心所欲地改動(dòng)整個(gè)電路的硬件邏輯關(guān)系，而不用改動(dòng)電路板的構(gòu)造。有3種ISP方式：基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)CPLD -掉電數(shù)據(jù)不喪失，但編程次數(shù)有限，編程的速度慢基于SRAM查找表的編程單元FPGA -配置次數(shù)無(wú)限、加電時(shí)可隨時(shí)更改邏輯，但掉電后數(shù)據(jù)即喪失，下次上電需求重新配置基于反熔絲編程單元Actel的FPGAJTAG方式的在系統(tǒng)編程接口.7、編程與配置-PC機(jī)配置FPGA (2/3)運(yùn)用PC并行口配置FPGA傳統(tǒng)方法，運(yùn)用ByteBlasterMV或ByteBlasterII下載電纜運(yùn)用PC

10、USB口配置FPGA 運(yùn)用USB-Blaster下載電纜Altera的FPGA有如下幾種常用編程配置方式：配置器件方式，如用EPC器件進(jìn)展配置。PS(Passive Serial被動(dòng)串行)方式。 JTAG方式，用于配置SRAM的SOF文件，或JTAG間接ASActive Serial，這個(gè)方式是針對(duì)EPCS器件而言。.7、編程與配置 -FPGA配置器件(3/3).8、CPLD與FPGA的區(qū)別及運(yùn)用選型1/2FPGA采用SRAM進(jìn)展功能配置，可反復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)喪失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。 CPLD器件普

11、通采用EEPROM存儲(chǔ)技術(shù)，可反復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)喪失，適于數(shù)據(jù)的嚴(yán)密。FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，假設(shè)要?jiǎng)?wù)虛現(xiàn)較復(fù)雜的組合電路那么需求幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列構(gòu)造，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完全被運(yùn)用，且宏單元之間主要經(jīng)過(guò)高速數(shù)據(jù)通道銜接，其容量有限，限制了器件的靈敏布線。內(nèi)部資源利用率較FPGA器件低.器件的資源Altera、Xilinx：數(shù)千門數(shù)百萬(wàn)門； Lattice：數(shù)萬(wàn)門以下資源占用

12、以仿真的結(jié)果為準(zhǔn)，并應(yīng)留有適當(dāng)?shù)挠嗔?0%芯片速度：芯片速度越高，其對(duì)微小毛刺信號(hào)的反響越靈敏，系統(tǒng)的穩(wěn)定性越差 器件功耗：任務(wù)電壓越高功耗越大5V,3.3V,2.5V,1.8V等CPLDFPGA邏輯密集型數(shù)據(jù)密集型中小規(guī)模（100050000）大規(guī)模設(shè)計(jì)（5000數(shù)百萬(wàn)門）免費(fèi)軟件支持SoC設(shè)計(jì)編程數(shù)據(jù)不丟失，電路簡(jiǎn)單ASIC的設(shè)計(jì)仿真ISP特性，編程加密布線靈活，但時(shí)序特性不穩(wěn)定布線延遲固定，時(shí)序特性穩(wěn)定需專用的ROM進(jìn)行數(shù)據(jù)配置8、CPLD與FPGA的區(qū)別及運(yùn)用選型2/2.9.FPGA設(shè)計(jì)流程電路設(shè)計(jì)與輸入-采用HDL言語(yǔ)或原理圖設(shè)計(jì)輸入；大型設(shè)計(jì)中，原理圖設(shè)計(jì)方法的可維護(hù)性較差，不利于

13、模塊構(gòu)造與重用。主流的HDL言語(yǔ)：VHDL與VerilogHDL功能仿真QuartusII自帶仿真；運(yùn)用第三方仿真軟件ModelSim.綜合優(yōu)化將HDL言語(yǔ)、原理圖等設(shè)計(jì)輸入翻譯成與、或、非門，RAM，觸發(fā)器等根本邏輯單元組成的邏輯銜接網(wǎng)表，并根據(jù)目的與要求約束條件優(yōu)化所生成的邏輯銜接，輸出網(wǎng)表文件；QuartusII可進(jìn)展綜合，第三方綜合工具：Synplify綜合后仿真綜合后檢查綜合結(jié)果能否與原設(shè)計(jì)一致。實(shí)現(xiàn)與規(guī)劃布線：綜合的結(jié)果本質(zhì)是根本邏輯單元所組成的網(wǎng)表，與芯片實(shí)踐的配置情況還有較大差距；運(yùn)用相應(yīng)軟件，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到詳細(xì)FPGA/CPLD上的過(guò)程就是實(shí)現(xiàn)

14、。.10、Altera典型器件簡(jiǎn)介ACEX系列FPGA：專為通訊如xDSL調(diào)制解調(diào)器、路由器、音頻處置等運(yùn)用而推出的芯片系列。如ACEX1K100MAX系列CPLD：以乘積項(xiàng)最為根本構(gòu)造單元，具有ISP編程功能，支持JTAG。如MAX7128MAXII系列CPLD：低本錢、低功耗，功耗是MAX系列的非常之一，支持內(nèi)部時(shí)鐘頻率高達(dá)300MHz，內(nèi)置用戶非易失性Flash存儲(chǔ)器塊，運(yùn)用LUT構(gòu)造。如EPM240Cyclone/II 系列FPGA低本錢FPGA：平衡了邏輯、存儲(chǔ)器、鎖相環(huán)PLL和高級(jí)IO接口。支持NIOSII系列嵌入式處置器，支持串行、總線和網(wǎng)絡(luò)接口及各種通訊協(xié)議如EP1C3、EP1

15、C6Stratix/II 系列FPGA：帶有公用算法功能模塊，可高效地實(shí)現(xiàn)加法樹(shù)等大計(jì)算量的功能，提供了高速I/O信號(hào)和接口。我院的多普勒天氣雷達(dá)即采用它做中心運(yùn)算芯片.11、主流低本錢FPGA-CycloneCyclone器件采用0.13um工藝制造，其內(nèi)部有鎖相環(huán)、RAM塊，邏輯容量從2910-20060個(gè)LE，特性如下表：Cyclone FPGA中的PLL只能由全局時(shí)鐘管腳CLK0-3驅(qū)動(dòng)；一個(gè)PLL的輸出可以驅(qū)動(dòng)兩個(gè)內(nèi)部全局時(shí)鐘網(wǎng)絡(luò)和一個(gè)或一對(duì)I/O管腳；特性EP1C3EP1C4EP1C6EP1C12EP1C20LE2910400059801206020060M4K RAM131720

16、5264鎖相環(huán)12222最大用戶I/O104301185249301.Cyclone中的時(shí)鐘資源.Cyclone FPGA的鎖相環(huán)構(gòu)造.Cyclone FPGA的配置與IO新特性Altera公司的FPGA由于基于SRAM工藝，掉電后數(shù)據(jù)會(huì)喪失，可運(yùn)用EPCS1或EPCS4加載配置數(shù)據(jù)；這種加載方式即為：自動(dòng)串行方式Active Serial，Cyclone器件在加載是自動(dòng)發(fā)出發(fā)在時(shí)鐘和其他控制信號(hào)，數(shù)據(jù)從串行加載芯片中讀出，送入FPGA的片內(nèi)SRAM，運(yùn)轉(zhuǎn)。Cyclone可支持DDR存儲(chǔ)器接口；Cyclone器件支持高速LVDS接口，性能可以到達(dá)311Mbit/s，在這種接口下必需注不測(cè)部匹配

17、電阻網(wǎng)絡(luò)的接法。.12、新一代低本錢FPGA-CycloneIICycloneII FPGA采用90nm工藝，器件規(guī)模是Cyclone的3倍；添加了硬的DSP塊；特性EP2C5EP2C8EP2C20EP2C35EP2C50LE46088256187523321668416M4K RAM363652105129鎖相環(huán)22444乘法器模塊1318263586.13、FPGA根本運(yùn)用系統(tǒng)的設(shè)計(jì)FPGA最小系統(tǒng)：FPGA是可以使FPGA正常任務(wù)的最簡(jiǎn)單的系統(tǒng)，它的外圍電路只包括FPGA必要的控制電路；最小系統(tǒng)主要包括：FPGA芯片、下載/配置電路、外部時(shí)鐘、復(fù)位電路和電源。假設(shè)需求運(yùn)用NIOS II軟

18、核嵌入式處置器還要包括Flash和SDRAM；FPGA的功能管腳包括：用戶I/O,可用做輸入或輸出，或者雙向口，或LVDS；配置管腳：電源管腳：時(shí)鐘管腳：特殊管腳：.下載配置與調(diào)試接口電路FPGA是SRAM型構(gòu)造，本身不能固化程序，因此需求一片F(xiàn)lash構(gòu)造的配置芯片來(lái)存儲(chǔ)邏輯配置信息，用于上電時(shí)配置；在把程序固化到配置芯片之前，普通先運(yùn)用JTAG方式去調(diào)試程序，也就是把程序下載到FPGA上運(yùn)轉(zhuǎn)，這種方式擦寫次數(shù)無(wú)限。.FPGA硬件系統(tǒng)的設(shè)計(jì)技巧FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng)，比較靈敏和自在，只需設(shè)計(jì)好公用管腳的電路，通用I/O的銜接可以本人定義根據(jù)電路規(guī)劃來(lái)分配管腳功能。在電路設(shè)

19、計(jì)流程中，根據(jù)PCB的規(guī)劃來(lái)對(duì)應(yīng)的調(diào)整原理圖中FPGA的管腳定義，可以降低后期布線的難度；預(yù)留測(cè)試點(diǎn)。FPGA的I/O數(shù)量非常多，除了可以滿足設(shè)計(jì)需求的I/O外，還有一些剩余I/O沒(méi)有定義，用作預(yù)留的測(cè)試點(diǎn)運(yùn)用；思索到假設(shè)需求高速I/O的運(yùn)用，那么應(yīng)設(shè)計(jì)相關(guān)的LVDS差分I/O接口；充分的濾波，建議相關(guān)電源I/O處加一個(gè)104濾波電容，提高穩(wěn)定性；FPGA具有內(nèi)核電壓和I/O電壓兩個(gè)電壓，要留意區(qū)分。.FPGA硬件系統(tǒng)的調(diào)試方法假設(shè)硬件系統(tǒng)設(shè)計(jì)為插入式的背板構(gòu)造，由于FPGA管腳多，密度大，焊接時(shí)具有很大難度，普通焊接需求相當(dāng)熟練的水準(zhǔn)，極易出現(xiàn)芯片與焊盤對(duì)不齊導(dǎo)致管腳大量粘連。背板式的設(shè)計(jì)中，用戶只需求設(shè)計(jì)外部I/O的接口電路就可以了，如LED,數(shù)據(jù)IO等。調(diào)試的過(guò)程中，可以借助用戶自行設(shè)計(jì)的LED來(lái)指示系統(tǒng)的任務(wù)形狀，對(duì)于較為復(fù)雜的設(shè)計(jì)，建議運(yùn)用示波器或Signa