基于FPGA的自然對(duì)數(shù)變換器的設(shè)計(jì)與實(shí)現(xiàn)

1、基于FPGA的自然對(duì)數(shù)變換器的設(shè)計(jì)與實(shí)現(xiàn)作者：李剛?cè)f里林凌天津大學(xué)生物醫(yī)學(xué)檢測(cè)技術(shù)與儀器重點(diǎn)實(shí)驗(yàn)室(天津300072)時(shí)間2008-08-14來源：電子產(chǎn)品世界瀏覽評(píng)論推薦給好友我有問題個(gè)性化定制關(guān)鍵詞：FPGA對(duì)數(shù)運(yùn)算CORDIC算法對(duì)數(shù)變換器實(shí)現(xiàn)方法預(yù)處理單元欲利用CORDIC方法求自然對(duì)數(shù)，必須對(duì)輸入進(jìn)行初始化，經(jīng)迭代運(yùn)算后才能得到對(duì)數(shù)運(yùn)算值。該對(duì)數(shù)變換器的輸入為16位數(shù)，在預(yù)處理單元中將輸入分別加減一，并將位寬擴(kuò)大為40位，最高位作為符號(hào)位覆值給第一次迭代的x0和y0,如圖1所示，圖中s代表符號(hào)位。擴(kuò)大位寬可以提高輸出精度。圖1初始迭代值x0，y0CORDIC單元CORDIC單元是實(shí)現(xiàn)

2、對(duì)數(shù)變換器的核心。本文利用流水線結(jié)構(gòu)實(shí)現(xiàn)CORDIC算法，其結(jié)構(gòu)如圖2所示。在設(shè)計(jì)中，采用由28級(jí)CORDIC運(yùn)算單元組成的流水線結(jié)構(gòu)，為擴(kuò)大輸入范圍，從n=-5開始迭代，移位序列為7,6,5,4,3,2，1,2.28。前6級(jí)根據(jù)(3)式進(jìn)行迭代，后22級(jí)根據(jù)(4)式進(jìn)行迭代。經(jīng)過28級(jí)流水線運(yùn)算后，y變?yōu)?,z左移一位就是要求的對(duì)數(shù)值。每一級(jí)電路結(jié)構(gòu)主要包括2個(gè)移位寄存器和3個(gè)加減法器，這些移位寄存器各自有不同的固定的移位次數(shù)，加減法選擇由該級(jí)中y的最高位(符號(hào)位)決定。en為第n次迭代的旋轉(zhuǎn)角度，并作為常數(shù)直接連到了累加器上,不需要存儲(chǔ)空間和讀取時(shí)間。7e土圖2CORDIC流水線結(jié)構(gòu)后處理

3、單元由CORDIC得到的z=1/2ln(t),因此將結(jié)果左移一位，并截取高16位作為最終的輸出。其中最高位為符號(hào)位，最大輸入值65535的對(duì)數(shù)值為11.0903，對(duì)應(yīng)的輸出為7FFF,其余輸出均除以對(duì)應(yīng)的值即得到相應(yīng)的對(duì)數(shù)值。實(shí)驗(yàn)結(jié)果在QuartusII5.1軟件環(huán)境下使用VerilogHDL語言完成了上述各算法，并在cyclone系列芯片EP1C6Q240C8上實(shí)現(xiàn)。圖3為對(duì)數(shù)運(yùn)算時(shí)序仿真圖。表1為對(duì)數(shù)運(yùn)算結(jié)果與理論值的比較。內(nèi)mmB-+圖3對(duì)數(shù)運(yùn)算時(shí)序仿真圖砂yyinnjupmnjpfmuyiimnfpuuwuinjifjJimiiwmmiumflnRnfu|由表1可看出，該對(duì)數(shù)運(yùn)算器的輸

4、出誤差為10-4數(shù)量級(jí)。由于采用流水線結(jié)構(gòu)，能夠在執(zhí)行進(jìn)程的同時(shí)輸入數(shù)據(jù)，從而極大的提高了程序的運(yùn)行效率。該設(shè)計(jì)需要30個(gè)時(shí)鐘周期獲取第一個(gè)計(jì)算結(jié)果，而只需要一個(gè)時(shí)鐘周期來獲取隨后的計(jì)算結(jié)果。利用QuartusII5.1軟件進(jìn)行時(shí)序分析，該運(yùn)算器的最高頻率可達(dá)到80MHz。該運(yùn)算器適用于高速大數(shù)據(jù)量的數(shù)據(jù)處理。表1對(duì)數(shù)運(yùn)算結(jié)果與理論值的比較輸入輸出十進(jìn)制十六進(jìn)制十進(jìn)制十丸進(jìn)制對(duì)數(shù)直喇侖直10001：300030.0010050001F41836247BA6.21476.2146100002710272136A4D9.21049.2103200004E2029261724D9.90369.903

5、5655005FDC31766jjFFE11.089911.0898結(jié)語利用對(duì)數(shù)變換可以將乘除法變換為加減法實(shí)現(xiàn)，有利于乘除法在硬件中的實(shí)現(xiàn)。由于CORDIC算法完全由移位和相加運(yùn)算完成，降低了復(fù)雜性，易于硬件的實(shí)現(xiàn)。筆者利用CORDIC算法在FPGA上設(shè)計(jì)了一種自然對(duì)數(shù)變換器。實(shí)現(xiàn)過程中采用流水線結(jié)構(gòu)，提高了系統(tǒng)的運(yùn)行效率。實(shí)驗(yàn)結(jié)果表明該對(duì)數(shù)運(yùn)算器的輸出誤差為10-4數(shù)量級(jí)，最高頻率可達(dá)到80MHz。該運(yùn)算器適用于高速大數(shù)據(jù)量的數(shù)據(jù)處理。參考文獻(xiàn)：李剛、李秋霞、林凌、李小霞等，動(dòng)態(tài)光譜頻域提取的fft變換精度分析，光譜學(xué)與光譜分析，2006,12:2177-2180BajardJC,Mull

6、erJM.BKM:Anewhardwarealgorithmforcomplexelementaryfunctions.IEEETranscomputers,1994,43(8):955-963HormigoJ,VillalbaJ,SchulteMJ.Ahardwarealgorithmforvariableprecisionlogarithmc/proceedingsoftheIEEEinterconfonapplication-specificsystems,architecturesandprocessors,2000:215-224AbedKH,SiferdRE.CMOSVLSIimp

7、lementationofalowpowerlogarithmicconverter.IEEETranscomputers,2003,52(11):1421-1433UweMeyer-Baese.DigitalSignalProcessingwithFieldProgrammableGateArraysM.TsinghuaUniversityPress.2006:79-87J.S.Walther.Aunifiedalgorithmforelementaryfunctions.inproc.SpringJointComput.Conf.,1971:379-385Chih-HsiuLinandAn-YeuWu.Mixed-Scaling-RotationCORDIC(MSR-CORDIC)AlgorithmandArchitectureforHigh-PerformanceVectorRotationalDSPApplications.IEEETransactionsoncircuitsandsystems-I:REGULARPAPERS,2005,52(11):2385-2396XiaoboHu,RonaldG.Harber,Expandingt