寄存 器描述及其VHDL語言現(xiàn)象

1、寄存器描述及其VHDL語言現(xiàn)象EDA 技術實用教程 寄存器描述及其VHDL語言現(xiàn)象 1.1 D觸發(fā)器的VHDL描述 【例4-6】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點 BEGIN PROCESS (CLK,Q1) BEGIN IF

2、 CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線-是注釋符號） END bhv; 圖4-4 D觸發(fā)器圖4-4 D觸發(fā)器 寄存器描述及其VHDL語言現(xiàn)象 1.2 VHDL描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器1. 標準邏輯位數(shù)據(jù)類型STD_LOGIC BIT數(shù)據(jù)類型定義： TYPE BIT IS(0,1); -只有兩種取值 STD_LOGIC數(shù)據(jù)類型定義： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); 寄存器描述及其VHDL語言現(xiàn)象 1.2 VH

3、DL描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器2. 設計庫和標準程序包 LIBRARY WORK ;LIBRARY STD ; USE STD.STANDARD.ALL ; 使用庫和程序包的一般定義表式是：LIBRARY ;USE .ALL ; 寄存器描述及其VHDL語言現(xiàn)象 1.2 VHDL描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器3. 信號定義和數(shù)據(jù)對象 “CLKEVENT AND CLK=1” “SIGNAL Q1：STD_LOGIC；” 4. 上升沿檢測表式和信號屬性函數(shù)EVENT EVENT 5. 不完整條件語句與時序電路 【例4-7】ENTITY COMP_BAD IS PORT( a1，

4、b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ;ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; . 1.3 實現(xiàn)時序電路的VHDL不同表述 寄存器描述及其VHDL語言現(xiàn)象 【例4-9】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -

5、確保CLK的變化是一次上升沿的跳變 END IF; END PROCESS ; 1.3 實現(xiàn)時序電路的VHDL不同表述 寄存器描述及其VHDL語言現(xiàn)象 【例4-10】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例3-9 THEN Q = D ; END IF; END PROCESS ; 【例4-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHI

6、TECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) - 必須打開STD_LOGIC_1164程序包 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; -在此，賦值語句可以放在進程外，作為并行賦值語句 END ; 1.3 實現(xiàn)時序電路的VHDL不同表述 寄存器描述及其VHDL語言現(xiàn)象 【例4-12】.PROCESS BEGIN wait until CLK = 1 ; -利用wait語句 Q = D ;END PROCESS;

7、 1.3 實現(xiàn)時序電路的VHDL不同表述 【例4-13】.PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用進程的啟動特性產(chǎn)生對CLK的邊沿檢測 END IF; END PROCESS ; 圖4-7 例4-13的時序波形 1.3 實現(xiàn)時序電路的VHDL不同表述 【例4-14】.PROCESS (CLK，D) BEGIN IF CLK = 1 -電平觸發(fā)型寄存器 THEN Q = D ; END IF; END PROCESS ; 圖4-8 例4-14的時序波形 1.4 異步時序電路設計 【例4-15】 . ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1