多功能數(shù)字鐘的VHDL設(shè)計

1、 許加信息聃業(yè)裁*摩佬畢業(yè)設(shè)計論文多功能數(shù)字鐘的VHDL設(shè)計系XXXXXXXXXXXXXXXXX專業(yè)XXXXXXXXXXXXX學(xué)號XXXXXXXXXXX姓名XXXXXXX班級XXXXXXXXXXXX指導(dǎo)老師XXXXXXXXXX職稱指導(dǎo)老師職稱畢業(yè)設(shè)計時間2009年11月2010年1月摘要：應(yīng)用VHDL語言編程，進(jìn)行了多功能數(shù)字鐘的設(shè)計，并在MAXPLUSII環(huán)境下通過了編譯、仿真、調(diào)試。關(guān)鍵詞：VHDL;EDA;數(shù)字鐘；仿真圖0引言隨著科學(xué)技術(shù)的迅猛發(fā)展，電子工業(yè)界經(jīng)歷了巨大的飛躍。集成電路的設(shè)計正朝著速度快、性能高、容量大、體積小和微功耗的方向發(fā)展。基于這種情況，可編程邏輯器件的出現(xiàn)和發(fā)展大

2、大改變了傳統(tǒng)的系統(tǒng)設(shè)計方法。可編程邏輯器件和相應(yīng)的設(shè)計技術(shù)體現(xiàn)在三個主要方面:一是可編程邏輯器件的芯片技術(shù);二是適用于可邏輯編程器件的硬件編程技術(shù),三是可編程邏輯器件設(shè)計的EDA開發(fā)工具,它主要用來進(jìn)行可編程邏輯器件應(yīng)用的具體實現(xiàn)。在本實驗中采用了集成度較高的FPGA可編程邏輯器件，選用了VHDL硬件描述語言和MAX+plusll開發(fā)軟件。VHDL硬件描述語言在電子設(shè)計自動化（EDA）中扮演著重要的角色。由于采用了具有多層次描述系統(tǒng)硬件功能的能力的“自頂向下”（Top-Down）和基于庫（Library-Based）的全新設(shè)計方法,它使設(shè)計師們擺脫了大量的輔助設(shè)計工作，而把精力集中于創(chuàng)造性的方

3、案與概念構(gòu)思上，用新的思路來發(fā)掘硬件設(shè)備的潛力,從而極大地提高了設(shè)計效率，縮短了產(chǎn)品的研制周期。MAX+plusII是集成了編輯器、仿真工具、檢查/分析工具和優(yōu)化/綜合工具的這些所有開發(fā)工具的一種集成的開發(fā)環(huán)境，通過該開發(fā)環(huán)境能夠很方便的檢驗設(shè)計的仿真結(jié)果以及建立起與可編程邏輯器件的管腳之間對應(yīng)的關(guān)系。1.EDA簡介20世紀(jì)90年代，國際上電子和計算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器

4、件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA是電子設(shè)計自動化（ElectronicDesignAutomation）的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯

5、片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。VHDL簡介硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。HDL是用形式化的方法描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。與SDL（SoftwareDescriptionLanguage）相似，經(jīng)歷了從

6、機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級語言（HDL）的過程。VHDL翻譯成中文就是超高速集成電路硬件描述語言，他誕生于1982年。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層

7、次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，（即IEEE標(biāo)準(zhǔn)的1076-1993版本）主要是應(yīng)用在數(shù)字電路的設(shè)計中。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。目前，它在中國的應(yīng)用多數(shù)是用FPGA/CPLD/EPLD的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格

8、與句法是十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計，有以下幾方面的特點(diǎn)。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。VHDL是

9、一種設(shè)計、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。（二）可移植性VHDL語言是一個標(biāo)準(zhǔn)語言，其設(shè)計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。程序設(shè)計的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，

10、在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進(jìn)行仿真模擬。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計尚未完成時），設(shè)計者就能夠?qū)φ麄€工程設(shè)計的結(jié)構(gòu)和功能的可行性進(jìn)行查驗，并做出決策。VHDL的設(shè)計結(jié)構(gòu)VHDL描述數(shù)字電路系統(tǒng)設(shè)計的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。VHDL將一個設(shè)計稱為一個實體Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實體名、連接）和內(nèi)部的隱藏部分

11、（實體算法、實現(xiàn)）。當(dāng)定義了一個設(shè)計的實體之后，其他實體可以利用該實體，也可以開發(fā)一個實體庫。所以，內(nèi)部和外部的概念對系統(tǒng)設(shè)計的VHDL是十分重要的。外部的實體名或連接由實體聲明Entity來描述。而內(nèi)部的實體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture來描述。結(jié)構(gòu)體可以包含相連的多個進(jìn)程process或者組建component等其他并行結(jié)構(gòu)。需要說明的是，它們在硬件中都是并行運(yùn)行的。VHDL的設(shè)計步驟采用VHDL的系統(tǒng)設(shè)計，一般有以下6個步驟。1）要求的功能模塊劃分；2）VHDL的設(shè)計描述（設(shè)計輸入）；3）代碼仿真模擬（前仿真）；4）計綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）

12、；6）設(shè)計的實現(xiàn)（下載到目標(biāo)器件）。3.MAX+plusll仿真軟件的使用簡介Max+plusII（或?qū)懗蒑axplus2，或MP2）是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)（Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartuslI,主要用于設(shè)計新器件和大規(guī)模CPLD/FPGA）。使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計，MAX+PLUSII把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。其設(shè)計速度非常快。對于一般幾千門的電路設(shè)計，使用MAX+PLUSII,從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大

13、約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，MaxplusII被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實現(xiàn)的功能直接用PLD器件來實現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設(shè)計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在PLD的設(shè)計過程中廣泛使用。常用的硬件描述語言有ABEL，VHDL語言在這里我們可以先看一看用FPGA/CPLD開發(fā)工具進(jìn)

14、行電路設(shè)計的一般流程通?？蓪PGA/CPLD設(shè)計流程歸納為以下7個步驟，這與ASIC設(shè)計有相似之處。設(shè)計輸入。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。自90年代初，Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計中得到了廣泛應(yīng)用。前仿真（功能仿真）。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設(shè)計中，這一步驟稱為第一次Sign-off）PLD設(shè)計中，有時跳過這一步。設(shè)計編譯。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式（網(wǎng)表）轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式（網(wǎng)表）。4優(yōu)化。對

15、于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。布局布線。在PLD設(shè)計中，3-5步可以用PLD廠家提供的開發(fā)軟件（如Maxplus2）自動一次完成。后仿真（時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。（ASCI設(shè)計中，這一步驟稱為第二次Signoff）。生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)。同樣，使用MaxplusII基本上也是有以上幾個步驟，但可簡化為：設(shè)計輸入、設(shè)計編譯、設(shè)計仿真、下載。電子鐘的設(shè)計要求與總體設(shè)計4.1設(shè)計要求本次設(shè)計的多功

16、能數(shù)字鐘具有如下功能：1秒/分/時的依次顯示并正確計數(shù)；定時鬧鐘：實現(xiàn)整點(diǎn)報時，揚(yáng)聲器發(fā)出報時聲音；時間設(shè)置，即手動調(diào)時功能：當(dāng)認(rèn)為時鐘不準(zhǔn)確時，可以分別對分/時進(jìn)行調(diào)整；4.2總體設(shè)計4.2.1設(shè)計框圖渾7/規(guī)軽/冊入rIF1F1F瞽1壊頂層框圖4.2.2外部輸入輸出要求外部輸入要求：輸入信號有1kHz/1Hz時鐘信號、低電平有效的秒清零信號CLR、低電平有效的調(diào)分信號SETmin、低電平有效的調(diào)時信號SEThour；外部輸出要求：整點(diǎn)報時信號SOUND（59分51/3/5/7秒時未500Hz低頻聲，59分59秒時為1kHz高頻聲）、時十位顯示信號h1（a，b，c，d，e,f,g）、時個位顯

17、示信號h0（a,b,c,d,e,f,g）、分十位顯示信號ml及分個位m0、秒十位si及秒個位s0；數(shù)碼管顯示位選信號SELO/1/2等三個信號。4.2.3內(nèi)部各功能模塊：1）FREQ分頻模塊：整點(diǎn)報時用的lkH與500Hz的脈沖信號，這里的輸入信號是lKHz信號,所以只要一個二分頻即可；時間基準(zhǔn)采用lHz輸入信號直接提供（當(dāng)然也可以分頻取得，這里先用的是分頻取得的信號，后考慮到精度問題而采用硬件頻率信號。2）秒計數(shù)模塊SECOND：60進(jìn)制，帶有進(jìn)位和清零功能的，輸入為lHz脈沖和低電平有效的清零信號CLR，輸出秒個位、時位及進(jìn)位信號CO。3）分計數(shù)模塊MINUTE60進(jìn)制，帶有進(jìn)位和置數(shù)功能

18、的，輸入為1Hz脈沖和高電平有效的使能信號EN，輸出分個位、時位及進(jìn)位信號CO。4）時計數(shù)模塊HOUR：24進(jìn)制，輸入為1Hz脈沖和高電平有效的使能信號EN，輸出分個位、時位。5）掃描模塊SELTIME：輸入為秒（含個/十位）、分、時、掃描時鐘CLK1K，輸出為D和顯示控制信號SEL。6）整點(diǎn)報時功能模塊ALERT：輸入為分/秒信號，輸出為高頻聲控Q1K和Q500。7）譯碼顯示功能模塊DISPLAY:輸入為D，輸出為QVHDL程序設(shè)計5.1分頻模塊（原理圖輸入）SET9ASET陽ACLRAQBCLRBQCCLKAQDCLKB7490COUNTERSET9ASET9BQACLRAQBCLRBQC

19、CLKAQDCLKB749011COUNTERSET9BACLRAQBCLRBQCCLKAQDCLKB749012COUNTER-Icplhz；X7；圖2頂層設(shè)計5.2秒模塊程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitySECONDisport(clk,clr:instd_logic;secl,secO:outstd_logic_vector(3downto0);co:outstd_logic);endSECOND;architectureSECofSECONDisbeginproce

20、ss(clk,clr)variablecntl,cnt0:std_logic_vector(3downto0);beginifclr=1thencnt1:=0000;cnt0:=0000;elsifclkeventandclk=1thenifcnt1二0101andcnt0二1000thenco=1;cnt0:=1001;elsifcnt01001thencnt0:=cnt0+1;elseent0:=0000;ifentl0101thencntl:=cntl+1;elseent1:=0000;co二O;endif;endif;endif;seel二entl;secO=cntO;endproce

21、ss;endSEC;圖3秒模塊仿真波形5.3分模塊程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityMINUTEisport(elk,en:instd_logie;min1,min0:outstd_logie_veetor(3downto0);co:outstd_logie);endMINUTE;architectureMINofMINUTEisbeginprocess(clk,en)variablecntl,cntO:std_logic_vector(3downto0);beginifc

22、lkeventandclk=1thenifen=1thenifcnt1二0101andcnt0二1000thenco=1;cnt0:=1001;elsifcnt01001thencnt0:=cnt0+1;elsecnt0:=0000;ifcnt10101thencnt1:=cnt1+1;elsecnt1:=0000;co=0;endif;endif;endif;endif;min1=cnt1;min0=1001thencnt1:=cnt1+1;cnt0:=0000;elsecnt0:=cnt0+1;endif;endif;endif;h1=cnt1;h0二101)thencount二000;e

23、lsecountdaout二sec0;when001=daout二sec1;when010=daout二min0;when011=daout二min1;when100=daout二h0;whenothers=daoutq二0111111;when0001=q二0000110；when0010=q二1011011；when0011=q二1001111；when0100=q二1100110；when0101=q二1101101；when0110=q二1111101；when0111=q二0100111；when1000=q二1111111；whenothers=q二1101111；endcase;

24、endprocess;enddispare; #rr(inMAX+plusU-c:max2workvhdKdisplay-display.scf-WaveformEditor或MAX+plusIIFileEditViewNodeAssignUtilitiesOptionsWindowHelpD旨園禺卻關(guān)息zjk?倉艮屈凰減圍圃忽底逼閩駕慮聲瑩強(qiáng)國I咬Ref|9000nsTime:1908.1nsInterval:|8nsName:H063F065B4F666DY7D277F6FValue50.0ns100.0ns150.0ns200.0ns250.0ns300.0ns350.0ns400.0n

25、s450.0ns500.0ns650.0ns600.0ns650.0ns700.0ns760.0ns800.0ns850.0ns9iH2圖7顯示模塊仿真波形5.7定時鬧鐘模塊程序libraryieee;useieee.std_logic_1164.all;entityALERTisport(ml,m0,sl,s0:instd_logic_vector(3downto0);clk:instd_logic;q500,qlk:outstd_logic);endALERT;architecturesss_arcofALERTisbeginprocess(clk)beginifclkeventandcl

26、k=1thenifml二0101andm0二1001andsi二0101thenifs0二0001ors0二0011ors0二0101ors0二0111thenq500=1;elseq500=0;endif;endif;ifm1二0101andm0二1001ands1=0101ands0=1001thenqlk=，1，;elseqlk=，0，; endif;endif;endprocess;endsss_arc;SrdMAX+plusII-c:max2workvhdlalert-alertscf-WaveformEditorMAX+plusHFileEditViewNodeAssignUtil

27、itiesOptionsWindowHelp啟關(guān)尋暑淹魄It感必熬辰翩劇妙圍闆蠹瞬j愛遡寵曹劉颶塁|空|Ref:門sNarnie:nclkmlmOINVqlkq500EETime:IInteffvai:916.2ns16.2ns圖8定時鬧鐘模塊仿真波形5.8頂層文件（原理圖輸入）畢業(yè)設(shè)計，也許是我大學(xué)生涯交上的最后一個作業(yè)了。想借次機(jī)會感謝三年以來給我?guī)椭乃欣蠋?、同學(xué)，你們的友誼是我人生的財富，是我生命中不可或缺的一部分。感謝老師對我的教育培養(yǎng)，你們細(xì)心指導(dǎo)我的學(xué)習(xí)，在此，我要向諸位老師深深地鞠上一躬。畢業(yè)論文的撰寫過程是對所學(xué)的電子技術(shù)基本理論知識的綜合運(yùn)用，對三年專業(yè)知識的一次綜合應(yīng)用

28、、擴(kuò)充和深化，也是對我們理論運(yùn)用于實際設(shè)計的一次鍛煉。通過畢業(yè)論文的撰寫過程，我不僅溫習(xí)了以前在課堂上學(xué)習(xí)的專業(yè)知識，同時我也得到了老師和同學(xué)的幫助，學(xué)習(xí)和體會到了電子技術(shù)的基本技能和思想。從開始接到論文題目到電路圖的設(shè)計，再到論文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)。在這段時間里，我學(xué)到了很多知識也有很多感受。當(dāng)然在做的過程中也遇到過很多的麻煩，一些沒有接觸過的元件，它們的封裝需要自己去書籍、網(wǎng)上搜索，在更新的時候會有一些錯誤，自己很難改正，只得求助老師，最后得以解決。這次畢業(yè)設(shè)計使我開始了自主的學(xué)習(xí)和試驗，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一

29、步步完善起來，每一次改進(jìn)都是我學(xué)習(xí)的收獲,每一次的成功都會讓我興奮好一段時間。此次設(shè)計過程中，各種系統(tǒng)的適用條件，各種程序的選用標(biāo)準(zhǔn)，各種元件的安裝方式，我都是隨著設(shè)計的不斷深入而不斷熟悉并學(xué)會應(yīng)用的。和老師的溝通交流更使我對設(shè)計有了新的認(rèn)識也對自己提出了新的要求。課題設(shè)計過程中我不怕失敗，在失敗中總結(jié)經(jīng)驗，為成功積累素材；學(xué)著自我超越，敢于嘗試，在嘗試中進(jìn)步，這對我能力的提高大有好處。設(shè)計中有太多的不懂和陌生，但是我會多看、多想、多問、多學(xué)，認(rèn)真的對待每一次老師交代的任務(wù)，每一個任務(wù)都是一個鍛煉的機(jī)會和成長的過程，我在規(guī)定的時間盡善盡美的完成，把自己的能力發(fā)揮到最大限度。這些本是我工作后才會意識到的問題，通過這次畢