數(shù)字電路課件：4-組合邏輯電路

1、第四章 組合邏輯電路學(xué)習(xí)要點(diǎn)： 組合邏輯電路的特點(diǎn)、分析方法和設(shè)計(jì)方法 加法器、編碼器、譯碼器等中規(guī)模集成的組合邏輯電路的工作原理和使用方法說明競爭冒險(xiǎn)現(xiàn)象及其成因，及消除競爭冒險(xiǎn)現(xiàn)象的方法。4.1 概述一、組合邏輯電路的特點(diǎn)根據(jù)邏輯功能的不同特點(diǎn)分類：組合邏輯電路（組合電路）時(shí)序邏輯電路（時(shí)序電路）數(shù)字電路組合電路：任意時(shí)刻的輸出僅由該時(shí)刻的輸入決定，與電路原來的狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶），電路中不含有存儲(chǔ)單元。任何時(shí)刻，只要A、B和CI的取值確定了，S和CO的取值也確定。組合邏輯電路舉例ABCISCO組合電路輸入：邏輯關(guān)系：Fi = fi (X1，X2，Xn) i = (1，

2、2，m)特點(diǎn)：不含記憶元件輸出無反饋到輸入的回路輸出與電路原來狀態(tài)無關(guān)輸出：X1、X2、XnF1、F2、Fm電路由邏輯門構(gòu)成二、邏輯功能的描述邏輯圖、S=(AB) CICO=(AB)CI+AB)圖4.1.1 組合邏輯電路舉例邏輯函數(shù)式、邏輯真值表ABCISCO4.2 組合邏輯電路的分析與設(shè)計(jì)方法4.2.1 組合邏輯電路的分析方法4.2.2 組合邏輯電路的設(shè)計(jì)方法邏輯圖邏輯函數(shù)式 1 1 最簡與或表達(dá)式化簡 2 2 從輸入到輸出逐級(jí)寫出4.2.1 組合邏輯電路的分析方法最簡與或表達(dá)式 3 真值表 3 4 電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路

3、實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 邏輯圖邏輯表達(dá)式例1:分析圖示電路的邏輯功能,指出該電路的用途。最簡與或表達(dá)式真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能邏輯圖例2:分析圖示電路的邏輯功能,指出該電路的用途。ABCDY2Y1Y0邏輯表達(dá)式最簡與或表達(dá)式為了看出電路的邏輯功能，必須轉(zhuǎn)換成真值表的形式?？梢?，當(dāng)DCBA表示的二進(jìn)制數(shù)小于或等于5時(shí)，Y0為1，當(dāng)這個(gè)二進(jìn)制數(shù)在6和10 之間時(shí)Y1為1，而當(dāng)

4、這個(gè)二進(jìn)制數(shù)大于或等于11時(shí)， Y2為1。因此，這個(gè)邏輯電路功能是可以用來判別輸入的4位二進(jìn)制數(shù)數(shù)值的范圍。例2圖例3：試分析圖所示邏輯電路的功能。解： 寫出表達(dá)式列出真值表自然二進(jìn)制碼格雷碼B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1

5、 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0 真值表 表達(dá)式自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。 分析功能 注意：利用此式時(shí)，對碼位序號(hào)大于（n-1）的位應(yīng)按0處理(Bn=0)，如本例碼位的最大序號(hào)i = 3，故B4應(yīng)為0，才能得到正確的結(jié)果。推廣到一般，將n位自然二進(jìn)制碼轉(zhuǎn)換成n位格雷碼： Gi = Bi+1Bi（i = 0、1、2、 n-1）四位自然二進(jìn)制碼至四位格雷碼的轉(zhuǎn)換5位二進(jìn)制碼轉(zhuǎn)換為格雷碼組合電路的分析步驟：分析已知邏輯電路功能輸出函數(shù)表達(dá)式簡化函數(shù)真值表已知組合電路描述電路功能4.2.2 組

6、合邏輯電路的設(shè)計(jì)方法 根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這一邏輯功能的最簡單邏輯電路，是設(shè)計(jì)組合邏輯電路要完成的工作。一、進(jìn)行邏輯抽象 1.分析事件的因果關(guān)系，確定輸入變量和輸出變量 2.定義邏輯狀態(tài)(0和1)的含義邏輯狀態(tài)賦值 3.列真值表 二、寫出邏輯函數(shù)式 三、 選定器件類型 四、將邏輯函數(shù)式化簡或變換成適當(dāng)?shù)男问?五、 畫連接圖 六、 工藝設(shè)計(jì) 步驟邏輯問題邏輯真值表邏輯函數(shù)式選定器件類型將函數(shù)式化簡將函數(shù)式變換邏輯電路圖邏輯電路圖用門電路用MSI組合電路或PLD 設(shè)計(jì)步驟并不是一成不變的，有些設(shè)計(jì)直接給出真值表，就不用進(jìn)行邏輯抽象；有些邏輯關(guān)系比較簡單，也可以不經(jīng)邏輯真值表而直接寫出函

7、數(shù)式來。真值表電路功能描述例1：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。 1 窮舉法 1 2 邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡 3 2 已為最簡與或表達(dá)式 4 邏輯變換 5 邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)ABY真值表電路功能描述例2：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上

8、的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 2 2 邏輯表達(dá)式 3 卡諾圖最簡與或表達(dá)式化簡 4 5 邏輯變換 6 邏輯電路圖 3 化簡 4 111Y=AB+AC 5 6 例3:用與非門設(shè)計(jì)“三變量不一致電路”，假定輸入信號(hào)只有原變量。解: 1) 設(shè)三變量為X,Y,Z，輸出變量為F。 2）列出真值表。X Y ZF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1011111103) 畫

9、出卡諾圖YZX00011110101004) 畫出邏輯圖七個(gè)門YZX0001111010100五個(gè)門YZXFYFXZ 從命題描述得到邏輯表達(dá)式，再按邏輯表達(dá)式畫出的邏輯圖中，可能包含有與、或、非門，這種混合各種類型門的電路往往對IC器件(器件內(nèi)可能包含了多個(gè)同類型的門)的利用不充分。 而且通常輸出端帶非的門(如，與非門、或非門等)其速度比輸出端不帶非的門(如，與門、或門等)要快。 為了提高電路的速度，提高器件的利用率，從而減少IC的數(shù)量也減少外部的連接線和提高了電路的可靠性，需對從邏輯表達(dá)式直接畫出的邏輯電路圖進(jìn)行變換，盡可能使其用同一類型的輸出端帶非的門來實(shí)現(xiàn)。 解：1.首先進(jìn)行邏輯抽象取紅

10、黃綠三盞燈的狀態(tài)為輸入變量，分別用R、A、G表示，并規(guī)定燈亮?xí)r為1，不亮?xí)r為0。取故障信號(hào)為輸出變量，以Z表示。并規(guī)定正常工作狀態(tài)下Z為0，發(fā)生故障時(shí)Z為1。據(jù)題意列真值表：例4：設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。 正常工作狀態(tài) ：故障狀態(tài) ：2.寫出邏輯函數(shù)式由真值表知 3.給定器件為小規(guī)模集成門電路4.化簡得 5.畫出邏輯電路圖 若要求用與非門實(shí)現(xiàn) RGZARGZA若要求用與或非門實(shí)現(xiàn) 合并卡諾圖上的0，然后求反而得到。RGZA（1）邏輯抽象，確定輸入、輸出變量，列寫真值表真值表解：例5、某雷達(dá)站有3部雷達(dá)，其中A和B功率消耗相同，C消耗的功率是A的兩倍；這些雷達(dá)由兩臺(tái)發(fā)電機(jī)X和Y

11、供電，發(fā)電機(jī)X的最大功率等于雷達(dá)A消耗的功率，發(fā)電機(jī)Y的最大功率是X的3倍，要求設(shè)計(jì)一個(gè)邏輯電路，能夠根據(jù)各雷達(dá)的啟動(dòng)和停止信號(hào)，以最節(jié)約電能的方式啟動(dòng)、停止發(fā)電機(jī)運(yùn)行。 輸入變量為A、B和C分別代表A、B和C三個(gè)雷達(dá)雷達(dá)啟動(dòng)記為“1”，停止記為“0”；輸出變量為X和Y分別代表X和Y發(fā)電機(jī)發(fā)電機(jī)啟動(dòng)記為“1”，停止記為“0”；（2）寫出邏輯函數(shù)式卡諾圖為（2）輸出函數(shù)（3）選定器件：與非門。（4）邏輯圖轉(zhuǎn)換形式：例6：半加器的設(shè)計(jì)（1）列寫半加器真值表（2）輸出函數(shù)（3）邏輯圖 輸入 輸出被加數(shù)A 加數(shù)B 和S 進(jìn)位CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1（4）邏輯

12、符號(hào)解：半加器真值表將用“異或”門實(shí)現(xiàn)的半加器改為用“與非”門實(shí)現(xiàn)函數(shù)表達(dá)式變換形式：用“與非”門實(shí)現(xiàn)半加器邏輯圖如圖所示：注：輸入變量不提供反變量例7：試將8421BCD碼轉(zhuǎn)換成余3BCD碼 8421碼 余3碼 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0

13、010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡諾圖（1）真值表 E3E2E1E0（2）卡諾圖（3）表達(dá)式E3E2E1E0B3B2B0B2B1B2B1B2B1B0B2B0B1B0B1B0B0（3）表達(dá)式余3碼（4）電路圖8421BCD碼本節(jié)小結(jié)組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的分析步驟：邏

14、輯圖寫出邏輯表達(dá)式邏輯表達(dá)式化簡列出真值表邏輯功能描述。組合電路的設(shè)計(jì)步驟：列出真值表寫出邏輯表達(dá)式或畫出卡諾圖邏輯表達(dá)式化簡和變換畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。4.3 若干常用的組合邏輯電路4.3.1 編碼器4.3.2 譯碼器4.3.3 數(shù)據(jù)選擇器4.3.4 加法器4.3.5 數(shù)值比較器（特定含義：規(guī)則、順序）某種代碼編 碼譯 碼編碼器譯碼器二進(jìn)制代碼編碼器：在二值電路中，信號(hào)以高、低電平的形式給出的，因此，編碼器就是把輸入的高、低電平信號(hào)編成一個(gè)對應(yīng)的二制進(jìn)代碼。譯碼器：將輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號(hào)。 編碼輸入

15、編碼輸出 I0 I1 I2 I3 Q1 Q0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 142編碼器舉例說明 譯碼輸入 譯碼輸出 Q1 Q0 I0 I1 I2 I3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二進(jìn)制譯碼器I0I3代表4個(gè)信息Q0Q1是2位二進(jìn)制碼 實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼是為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用一個(gè)二值代碼表示。其邏輯功能是把輸入的每一個(gè)高、低電平信號(hào)編成一個(gè)對應(yīng)的二進(jìn)制代碼。4.3.1 編碼器（Encoder）一、普通編碼器 對于某一給定時(shí)

16、間，只能對一個(gè)輸入信號(hào)進(jìn)行編碼，在編碼器輸入端不允許在同一時(shí)刻出現(xiàn)兩個(gè)或兩個(gè)以上的輸入信號(hào) 。以8線3線編碼器為例。輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表輸 入輸 出I0 I1 I2 I3 I4 I5 I6 I7Y2 Y1 Y01 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1邏輯表達(dá)式邏輯圖I7I6I5I4I3I2I1

17、I0Y2Y1Y0(a) 由或門構(gòu)成二、優(yōu)先編碼器（priority encoder） 在優(yōu)先編碼器中允許同時(shí)加入幾個(gè)輸入信號(hào)，但是電路只對優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，不理睬優(yōu)先級(jí)別低的信號(hào),優(yōu)先級(jí)別（權(quán)）高的信號(hào)排斥級(jí)別低的。設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。真值表8線3線優(yōu)先編碼器74HC148編碼輸出編碼輸入選通輸入端選通輸出端擴(kuò)展輸出8線-3線優(yōu)先編碼器74HC148寫出輸出邏輯式S為選通輸入端，低電平電路工作，高電平則所有的輸出端均被封鎖在高電平為擴(kuò)展端，低電平時(shí)表示電路工作而且有編碼輸入為選通輸出端，電路工作但無編碼輸入。 YS和S配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)

18、別的控制。8線-3線優(yōu)先編碼器74HC148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效74LS148引腳排列示意圖三、8421 BCD碼(二十進(jìn)制)優(yōu)先編碼器真值表本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。一、二進(jìn)制譯碼器二、二-十進(jìn)制譯碼器三、顯示譯碼器四、譯碼器的應(yīng)用4.3.2 譯碼器（Decoder） 譯碼器就是將每個(gè)輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號(hào)，每輸入一組不同的代碼，只有一個(gè)輸出呈現(xiàn)有效

19、狀態(tài),因此通常稱為多一譯碼器。一、 二進(jìn)制譯碼器 設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。 二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。3線-8線譯碼器Y0Y1Y2Y3Y4Y5Y6Y7A2A1A03線-8線譯碼器的框圖有二進(jìn)制譯碼器、二十進(jìn)制譯碼器和顯示譯碼器。1、采用二極管與門陣列構(gòu)成的3位二進(jìn)制譯碼器設(shè)VCC=5V,輸入信號(hào)的高、低電平分別為3V和0V，二極管的導(dǎo)通壓降為0.7V。當(dāng)A2 A1 A0 =000時(shí)，只有Y0輸出高電平(3.7V),其余輸出端均為低電平(0.7V)00

20、0111000真值表輸出：8個(gè)互斥的信號(hào)輸入：3位二進(jìn)制代碼缺點(diǎn)：輸入電阻較低而輸出電阻較高；輸出的高、低電平信號(hào)發(fā)生偏移。譯碼輸入，3位二進(jìn)制代碼2. 38譯碼器 八個(gè)輸出端，低電平有效。 譯碼狀態(tài)下，相應(yīng)輸出端為 禁止譯碼狀態(tài)下，輸出均為S1、使能輸入端, 與邏輯。EN = 1（ EN = 0 ，禁止譯碼，輸出均為) ，譯碼A0 A2采用CMOS與非門組成的3線-8線譯碼器74HC138真值表輸入：自然二進(jìn)制碼輸出：低電平有效輸 入輸 出S1S2+S3A2A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7011111111100000000 0 0 00 0 10 1 00 1 11

21、 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0當(dāng)附加控制門GS的輸出為高電平(S=1)時(shí),可寫出：A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當(dāng)S11、 時(shí)，GS輸出高電平(S=1)，譯碼器處于工作狀態(tài)；當(dāng)S10或時(shí)，譯碼器處于禁止?fàn)顟B(tài)，所有輸出端被封鎖在高電平

22、。最小項(xiàng)譯碼器利用“片選”作用可將多片級(jí)聯(lián)以擴(kuò)展譯碼器的功能。使能端的兩個(gè)作用：（1）消除譯碼器輸出尖峰干擾EN端（S端）的正電平的出現(xiàn)在A0-A2穩(wěn)定之后EN端（S端）正電平的撤除在A0-A2再次改變之前 （2）邏輯功能擴(kuò)展避免A0-A2在變化過程中引起輸出端產(chǎn)生瞬時(shí)負(fù)脈沖 使用譯碼器時(shí)常會(huì)遇到輸入端太少，不能滿足使用要求 的情況，這時(shí)可以把幾片有使能端的譯碼器成輸入端較多的 譯碼器。0001111S1S1011111100111S1S1數(shù)據(jù)分配器圖4.3.10 用兩片74HC138接成的4線16線譯碼器3、74HC138的級(jí)聯(lián)二十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別

23、用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號(hào)，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。二、 二-十進(jìn)制譯碼器8421 BCD碼譯碼器把二十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二十進(jìn)制譯碼器。真值表序號(hào)輸 入輸 出A3 A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y901234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1

24、1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0偽碼1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1

25、1 1 1 1 1 11 1 1 1 1 1 1 1 1 1邏輯表達(dá)式邏輯圖圖4.3.11 二-十進(jìn)制譯碼器74HC42集成8421 BCD碼譯碼器74HC42三、 顯示譯碼器1、七段字符顯示器在數(shù)字系統(tǒng)中，常常采用簡易數(shù)字顯示電路將測量或運(yùn)算結(jié)果用數(shù)碼直接顯示出來，以便于監(jiān)視系統(tǒng)工作情況。需要有顯示器和用來驅(qū)動(dòng)各種顯示器件的顯示譯碼器。能用十進(jìn)制數(shù)碼直觀地顯示數(shù)字系統(tǒng)的運(yùn)行數(shù)據(jù)。也稱作七段數(shù)碼管。由七段可發(fā)光的線段組成。常見的有半導(dǎo)體數(shù)碼管和液晶顯示器，都可以用TTL或CMOS集成電路直接驅(qū)動(dòng)。半導(dǎo)體數(shù)碼管BS201A (LED)(Light Emitting Diode)優(yōu)點(diǎn)：工作電壓低、

26、體積小、壽命長、可靠性高，而且響應(yīng)時(shí)間短，亮度較高。 缺點(diǎn):工作電流較大，每一段的工作電流在10mA左右。b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極液晶顯示器(LCD)(Liquid Crystal Display) 將七段透明的電極排列成8字形，只要選擇不同的電極組合并加以正電壓，即能顯示出各種字符。(a)未加電場時(shí)(b) 加電場以后(c)符號(hào)優(yōu)點(diǎn)：功耗極小，工作電壓很低缺點(diǎn)：亮度差，響應(yīng)速度較低2、顯示譯碼器真值表僅適用于共陰極LEDBCD-七段顯示譯碼器的卡諾圖邏輯表達(dá)式圖4.3.16 BCD七段顯示譯碼器7448的邏輯圖滅零輸入燈測試輸入滅燈輸入/滅

27、零輸出七段譯碼器CT7447/48D、C、B、A：BCD碼輸入信號(hào)ag：譯碼輸出，低電平有效()熄滅信號(hào)輸入。低電平時(shí)，輸出ag均為高電平(全滅)；()滅零輸出信號(hào)。=0時(shí)，=0：試燈信號(hào)輸入。當(dāng)= 1（無效）時(shí)，=0且不論DA狀態(tài)如何，ag七段全亮。熄滅信號(hào)輸入/滅零輸出信號(hào)：滅零輸入信號(hào)（不顯示，其它數(shù)碼正常顯示）。=0（=）時(shí)，不顯示數(shù)碼0。2、集成顯示譯碼器74LS48引腳排列圖7448的輸出電路圖4.3.18 用7448驅(qū)動(dòng)BS201A的連接方法四、 譯碼器的應(yīng)用用二進(jìn)制譯碼器設(shè)計(jì)組合邏輯電路例1：利用3線-8線譯碼器74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為寫出

28、函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（最小項(xiàng)之和）解：變換為與非-與非形式。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。例：試用 74LS138和與非門構(gòu)成一位全加器。解:由真值表可得出全加器的最小項(xiàng)表達(dá)式應(yīng)為（二）譯碼器的應(yīng)用全加器真值表 輸入 輸出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器

29、及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上適當(dāng)?shù)拈T電路即可實(shí)現(xiàn)任何組合邏輯函數(shù)。一、數(shù)據(jù)選擇器的工作原理二、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路4.3.3 數(shù)據(jù)選擇器 根據(jù)給定的地址碼從多路輸入數(shù)據(jù)中選擇一路送到輸出的電路。將一路輸入數(shù)據(jù)根據(jù)地址碼分配給多路數(shù)據(jù)輸出中的某一路數(shù)據(jù)選擇器數(shù)據(jù)分配器多輸入一輸出選擇一輸入多輸出分配發(fā)送端，并串接收端，串并01一、數(shù)據(jù)選擇器的工作原理真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從4路輸入中選擇哪1路輸出。1、4選1數(shù)據(jù)選擇器邏輯圖D

30、0D1D2D3A1A0Y TGTGTGTGD20D21D22D23S2TGTGY2TG1TG2TG3TG4D10D11D12D13S1TG5TG6Y1A12、集成雙4選1數(shù)據(jù)選擇器74HC1530D10D1211D12D12A0選通控制端S為低電平有效，即S =0時(shí)芯片被選中，處于工作狀態(tài)；S =1時(shí)芯片被禁止，Y0。0D10D11D12D131 0 D10 0 00 D11 0 10 D12 1 00 D13 1 1YS D A1 A0輸出輸入二、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）A0An-1

31、作為n個(gè)輸入變量，同時(shí)Di可以作一個(gè)變量處理，令Di為第n+1輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、0和1）,就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。基本步驟確定數(shù)據(jù)選擇器確定地址變量 2 1 n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù) 1 選用74HC153 2 74HC153有兩個(gè)地址變量。求Di 3 函數(shù)的標(biāo)準(zhǔn)與或表

32、達(dá)式：4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：比較L和Y，得： 3 畫連線圖 4 4 例2：試用8選1數(shù)據(jù)選擇器產(chǎn)生三變量邏輯函數(shù)分析：8選1數(shù)據(jù)選擇器有3位地址輸入(n=3),能產(chǎn)生任何形式的四變量以下的邏輯函數(shù)。例3：試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)下列邏輯函數(shù)解：設(shè)雙4選1數(shù)據(jù)選擇器的A1=A，A0=B，D0D3為C的適當(dāng)狀態(tài)；比較可得X中Z中器件選擇指定用4選1數(shù)據(jù)選擇器ST=1原變量、反變量、0和1 結(jié)論：具有n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何形式輸入變量數(shù)不大于(n+1)的組合邏輯函數(shù)。例4：試用最少數(shù)量的四選一選擇器擴(kuò)展成八選一選擇器。 （2）用使能端形成高位地址，實(shí)現(xiàn)三位地址，控制八個(gè)輸

33、入。解：（1）用一片雙四選一數(shù)據(jù)選擇器，實(shí)現(xiàn)八個(gè)輸入端(3) 再用第三片雙4選1數(shù)據(jù)選擇器中1個(gè)4選1的地址輸入為16選1的高兩位地址用來控制第一級(jí)的四組數(shù)據(jù)哪組輸出。例5：試用4選1數(shù)據(jù)選擇器構(gòu)成16選1的選擇器。第二級(jí)，控制選擇第一級(jí)中的一組第一級(jí)，分為四組分析:(1) 用兩片雙4選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入為16個(gè)數(shù)據(jù)輸入端(2) 每片雙4選1地址為16選1低兩位地址。三、數(shù)據(jù)分配器（一）數(shù)據(jù)分配器的功能分配器與選擇器的功能相反邏輯功能可由二進(jìn)制譯碼器實(shí)現(xiàn)。一輸入多輸出邏輯符號(hào)（二）數(shù)據(jù)分配器的應(yīng)用例：利用數(shù)據(jù)選擇器和分配器實(shí)現(xiàn)信息的“并行串行并行”傳送。由譯碼器連成的數(shù)據(jù)分配器0 0 00

34、110譯碼禁止譯碼01本節(jié)小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量求Di畫連線圖。4.3.4 加法器功能：實(shí)現(xiàn)N位二進(jìn)制數(shù)相加按實(shí)現(xiàn)方法分類：串行進(jìn)位加法器、超前進(jìn)位加法器按

35、位數(shù)分類：1位加法器、多位加法器一、 1位加法器（半加器和全加器）二、多位加法器三、加法器的應(yīng)用1、半加器一、 1位加法器如果不考慮有來自低位的進(jìn)位，能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位2、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。A、B：加數(shù)CI：低位來的進(jìn)位S：本位的和CO：向高位的進(jìn)位。全加器的邏輯圖和邏輯符號(hào) 用與或非門實(shí)現(xiàn)先求S和CO 。為此，合并值為0的最小項(xiàng)。再取反，得：ASBCICO雙全加器74LS183圖形符號(hào)實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1

36、、串行進(jìn)位加法器二、多位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式進(jìn)位表達(dá)式和表達(dá)式且有超前進(jìn)位加法器集成二進(jìn)制4位超前進(jìn)位加法器三、加法器的應(yīng)用1、8421 BCD碼轉(zhuǎn)換為余3碼8421碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-10時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-11時(shí)，B1=B，電路執(zhí)行AB=A+B+1運(yùn)算。本節(jié)小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加

37、器。能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。一、1位數(shù)值比較器二、多位數(shù)值比較器三、 數(shù)值比較器的級(jí)聯(lián)4.3.5 數(shù)值比較器用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。一、 1位數(shù)值比較器設(shè)AB時(shí)Y11；AB時(shí)Y21；AB時(shí)Y31。得

38、1位數(shù)值比較器的真值表。邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖一片74LS04，一片74LS00。二、多位數(shù)值比較器只比較兩個(gè)4位數(shù)時(shí)，應(yīng)令 I(AB) =0， I(A=B) =1。Y(A=B)= (A3B3) (A2B2) (A1B1) (A0B0) I(A=B) Y(AB)=A3B3+ (A3B3) A2B2 + (A3B3) (A2B2)A1B1 + (A3B3) (A2B2) (A1B1) A0B0 + (A3B3) (A2B2) (A1B1) (A0B0) I(AB) Y(AB)=(Y(AB)+Y(A=B) Y(AB)=A3B3+ (A3B3) A2B2 + (A3B3)

39、(A2B2)A1B1 + (A3B3) (A2B2) (A1B1) A0B0 + (A3B3) (A2B2) (A1B1) (A0B0) I(AB) Y(AB)+Y(A=B) 邏輯圖（二）比較器的應(yīng)用例：八位二進(jìn)制數(shù)比較器 例：用比較器構(gòu)成用8421BCD碼表示的一位十進(jìn)制數(shù)四舍五入電路。解: A3A0：8421BCD碼解：位擴(kuò)展，用兩片4位比較器低位的輸出與高位的控制輸入連接B3B0：0100（十進(jìn)制數(shù)4）A B輸出端用于判別第五節(jié) 奇偶檢驗(yàn)電路（2）奇偶檢驗(yàn)（1）奇偶檢驗(yàn)碼一、奇偶檢驗(yàn)信息位：由若干位二進(jìn)制代碼構(gòu)成奇偶檢驗(yàn)位：一位代碼構(gòu)成 奇檢驗(yàn)：奇偶檢驗(yàn)位的取值使得整個(gè)碼組中的個(gè)數(shù)為奇數(shù)偶檢驗(yàn) ：奇偶檢驗(yàn)位的取值使得整個(gè)碼組中的個(gè)數(shù)為偶數(shù)FOD奇檢驗(yàn)位FE偶檢驗(yàn)位信息位+檢驗(yàn)位取值0、1利用奇偶檢驗(yàn)碼檢測信息傳輸錯(cuò)誤的方法發(fā)送信息碼(N位)接收信息碼(N位)+檢驗(yàn)位(1位)檢驗(yàn)位(1位)檢驗(yàn)結(jié)果二、奇偶位產(chǎn)生和檢驗(yàn)電路異或門的功能：奇數(shù)個(gè)1的連續(xù)異或運(yùn)算其結(jié)果為1； 偶數(shù)個(gè)1的連續(xù)異或運(yùn)算其結(jié)果為0。FE=B3B2B1B0S=B3B2B1B0FE發(fā)送端偶檢驗(yàn)位表達(dá)式：接收端偶檢驗(yàn)位表達(dá)式：S = 0，傳輸無誤；S = 1傳輸有誤第六節(jié) 模塊化設(shè)計(jì)概述選擇合適的集成電路 （1）根據(jù)系統(tǒng)的邏輯功能要求畫出系統(tǒng)結(jié)構(gòu)框圖，且按功能將其劃分成若干個(gè)子方框設(shè)計(jì)步驟：設(shè)計(jì)原則